第13章算术库00002.ppt

第13章 算术库 13.1 比较器模块 13.2 计数器模块 13.3 差分模块 13.4 除法模块 13.5 增益模块 13.6 递增递减模块 13.7 乘法累加模块 13.1 比较器模块 比较器模块(Comparator Block)的功能是比较两个Simulink信号，而后返回一个标志位。此模块自动识别输入数据的类型(如有符号二进制数或无符号整数等)。表13-1给出了比较器模块的参数说明。 图13-1是一个使用了比较器模块的设计实例。 13.2 计数器模块 计数器模块(Counter Block)是一个加减计数器，表13-2是此模块的参数表。 13.3 差分模块 差分模块(Differentiator Block)?是一个有符号整数差分器，此模块可用于DSP功能块中，如CIC滤波器。表13-3给出了此模块的参数说明。 13.4 除 法 模 块 除法模块(Divider Block)接受除数和被除数，然后计算出它们的商和余数。其中除数、被除数、商和余数的数据位宽类型是相同的。图13-2是一个使用了除法模块的设计实例。表13-4是此模块的参数表。 13.5 增 益 模 块 增益模块(Gain Block)的输出等于输入信号乘上一个给定的增益因子。对于引入的增益模块必须在增益参数表中设定一个数值，要求输入信号值与增益因子都必须是标量。 注意：可以在Simulink环境设计中引入增益模块，但此模块只能用于仿真，SignalCompiler无法将其转化为VHDL。表13-5是此模块的参数表。 图13-3是一个使用了Gain 模块的实例。 13.6 递增递减模块 递增递减模块(Increment Decrement Block)产生一个顺时计数序列，其输出可以是有符号整数、无符号整数、有符号二进制小数。对于所有的数据类型，计数序列都是在最低位LSB递增或递减1。表13-6就是这种模块的参数表。模块有一个时钟相位选择控制项，具体说明如表13-6所述。 图13-4是一个使用了递增递减模块的示例。 13.7 乘法累加模块 乘法累加模块?(Multiply Accumulate Block?)是由一个乘法器和一个累加器构成的模块。其输入的数据类型可以是有符号整数、无符号整数、有符号二进制小数。表13-7是此模块的参数表。 13.8 乘加模块 乘加模块?(Multiply Add Block)?由一个或多个乘法器与一个并行加法器构成，其中所有的乘法器的输出都进入加法器中进行操作。输入数据的数据类型可以是有符号整数、无符号整数、有符号二进制小数。表13-8是此模块的参数表。 图13-6是使用乘加模块的一个示例。 13.9 并行加减法器模块 并行加减法器模块?(Parallell Adder Subtractor Block)?接受任何数据类型的输入数据。如果输入数据的位宽不同，则SignalCompiler将对数据位进行扩充使所有输入数据位宽等于原最宽的输入数据宽度，所生成的VHDL设计中将此结构进行优化，平衡加法数据通道的位宽。表13-9是此模块的参数表。图13-7是并行加减法模块的应用实例 13.10 乘积模块 乘积模块(Product Block)支持两个标量的输入(非多维的Simulink信号)。注意，Simulink软件提供Product模块，但如果在Simulink环境中使用Product模块，只能用于仿真而不能被SignalCompiler转化成VHDL。因此，如果在SignalCompiler工具栏使用Product模块，只能把它作为一个黑盒子处理，否则将报错。而这个黑盒子在一定条件下可以用LPM模块来代替。表13-10是此模块的参数表。图13-8是Product模块的应用实例。 13.11 其它算术模块 13.11.1 SOP TAP模块 SOP TAP模块的功能是对2～4阶的乘积进行相加求和。这个模块的操作方程如下： 若阶数选择为2，有 q = c0 × din ( n ) + c1 × din ( n –1 ) 若阶数选择为4，有 q = c0×din ( n ) + c1×din ( n –1 ) + c2×din ( n –2 ) + c3×din ( n –3 ) 设计者可以使用此模块建立2～