数字逻辑课件第6章寄器与移位.ppt

思考：下列命题的Verilog HDL描述 1）8位右循环一个“0” 2）8位右循环一个“1” 3）8位左循环一个“0” 4）8位左循环一个“1” * 6.2 寄存器 在数字系统中经常使用寄存器存放二进制代码，如地址寄存器、指令寄存器、数据寄存器、控制寄存器、状态寄存器、……，寄存器是由一组触发器构成的，信息是在统一的时钟脉冲作用下存入寄存器。 1）简单寄存器 通用四位并行寄存器74LS175 CLK CLR 1D 2D 3D 4D 1Q 1Q 2Q 2Q 3Q 3Q 4Q 4Q 74LS175 逻辑符号 互补输出端 数据输入端，在CP上升沿写入寄存器。 CP /CLR 异步清零 其逻辑图见教材P212。 2）有控制功能的寄存器 / RESET有效时，通过异步清零端将寄存器置为：0000 在CP上升沿，数据输入端（ABCD）的信息写入寄存器 只有在控制信号M=1时，才送到输出端（QAQBQCQD） 八位三态输出并行寄存器74LS374 逻辑符号 CLK OE 1D 2D 3D 4D 5D 6D 7D 8D 1Q 2Q 3Q 4Q 5Q 6Q 7Q 8Q 74LS374 CP /OE 在CP上升沿，8位数据写入寄存器。 /OE=0，寄存器数据输出；/OE=1，高阻状态。这种寄存器适于挂接到公共总线上。 其逻辑图见教材P213。 输出选通 使能输入8位并行寄存器74LS377 逻辑符号 CLK EN 1D 2D 3D 4D 5D 6D 7D 8D 1Q 2Q 3Q 4Q 5Q 6Q 7Q 8Q 74LS377 CP /G /G=0时，在CP上升沿，8位数据才写入寄存器。 1 1 ≥1 D CLK Q 1 1D /G CP 1位等效逻辑图 /G=1时，保持 二选一 寄存器的Verilog HDL描述 module myreg_8 ( data, clk, reset, oe, q ) ; input clk, reset, oe ; input [7:0] data ; output [7:0] q ; reg [7:0] temp ; // 目的? assign q = ( oe==1 ) ? temp : 8’h00; // 功能? always @ ( posedge clk or negedge reset ) begin if (!reset) temp = 8’h00; // 同步清零? else temp = data; end endmodule 如何添加输入使能？ 移位寄存器是一种既能存储数据，又能对所存数据在 时钟节拍作用下按位向高位（或低位）顺移的寄存器。 按逻辑功能划分：串行输入——串行输出； 串行输入——并行输出； 并行输入——串行输出； 并行输入——并行输出。 按移位方式划分： 单向移位、双向移位、 循环移位、扭环移位 利用移位操作，可实现简单的乘除法。例如：将原寄存 器中的数据向高位移一位，相当于乘以 2；向低位移一位， 相当于除以 2。 在数字通信系统中，移位寄存器广泛用于并行数据和 串行数据之间的转换。 6.3 移位寄存器 1）串入——串出结构移位寄存器 SERIN SEROUT 若视该电路为右移，则左移？ 串入—串出的Verilog HDL模型 module shifter_R ( SERIN, CP, SEROUT ) ; input SERIN, CP ; output SEROUT ; reg [3:0] Q ; always @ ( posedge CP ) begin Q[3]= SERIN; Q[2]=Q[3]; Q[1]=Q[2]; Q[0]=Q[1]; end assign SEROUT= Q[0]; //