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第五章 时序逻辑电路 寄存器及移位寄存器 数字逻辑电路电子教案西北大学信息学院 两片十进制计数器级联可以实现百进制计数器，三片十进制级联时可以实现千进制计数器。若低位片为十进制计数器，高位片为十二计数器，级联后可以构成一百二十进制计数器。下图电路中，三片74161采用同步级联方式，请读者自行分析结果。 数字逻辑电路电子教案西北大学信息学院 清零法适用于设置有清零功能的计数器，利用此方法可以实现单片计数范围内的任意N进制计数器。基本思想：使计数器从初态O开始计数，经历N个状态到达终止状态后，在第N+1个状态时，利用外电路产生清零信号并反馈到计数器的异步清零输入端，使计数器立即复位至0状态，之后，重复以上过程。 在这种联接方式中，N进制计数器的独立稳定状态包括N 个状态，而第N+1个状态只是在极短的瞬间出现，用于产生异步清零信号，称为过渡态。图示为七进制计数器的电路逻辑图及时序图。 清零法 数字逻辑电路电子教案西北大学信息学院 电路状态为0111时，立即产生清零信号，使计数器状态加到0000。 数字逻辑电路电子教案西北大学信息学院 利用与非门产生清零信号，此信号随着计数器清零而立即消失，持续时间极短，如果触发器的复位速度有快有慢，则可能动作慢的触发器还未来得及复0，清零信号已经消失，导致电路产生逻辑错误。因此，这种接法的电路可靠性不高。修正电路如下。 数字逻辑电路电子教案西北大学信息学院 与非门G 将计数器的状态进行反馈，门G1和门G2组成基本RS触发器，Q端输出的信号做为复零信号。当电路进入过渡态0111时，G门输出0电平，基本RS触发器清0，计数器清零。 G门输出高电平，基本RS触发器的状态保持0，因而计数器的清零信号得以维持，直到计数脉冲回到低电平以后，基本RS触发器被置1，计数器的清零信号消失。可以看出，清零信号的宽度与计数脉冲高电平的持续时间相等。同时，由Q‘端输出同样宽度的进位信号。在有的计数器产品中,将G、G1、G2门组成的附加电路直接制作在计数器芯片上，这样在使用时就不用外接电路了。 数字逻辑电路电子教案西北大学信息学院 数字逻辑电路电子教案西北大学信息学院 置数法也称同步置数法，适用于设置有同步置数功能的计数器。利用此方法同样可以实现单片计数器范围内的任意N进制计数器。其基本思想是：计数器从某个预置状态M 开始计数，依次经历N个状态到达终止状态，在终止状态时，利用外电路产生置数信号并反馈到计数器的同步置数输入端，使计数器在下一个计数脉冲到达时置入状态M，之后，重复以上计数过程。在这种联接中，N进制计数器的独立稳定状态包括N个状态，终止状态用来产生同步置数信号，且做为N进制计数器的独立状态之一，这和异步清零法不同。图示是利用74161实现的九进制计数器。 置数法 数字逻辑电路电子教案西北大学信息学院 图a计数器从预置状态0（0000）开始计数，直到8（1000）状态时，与非门产生置数信号，下一CP 到达时，置入0，选择74161的前九个状态作为九时制计数器状态。b选择74161的中间9个状态，c选择74161的后9个状态。 数字逻辑电路电子教案西北大学信息学院 以上电路，均采用加法计数器来实现任意进制计数器。若是减法计数器，实现方法基本相同。例如四位二进制减法计数器实现6进制计数器，采用置数法时，可使预置值为15，计数过程为15-14-13-12-11-10，到达状态10，产生置数信号，在下一个CP到达时，计数器置入15，再重复。清零法实现时，计数过程为0-15-14-13-12-11，在过渡态10时，产生清零信号，使计数器立即回复0状态，再重复 。十进制计数器，利用异步清零法和同步置数法，可以实现2~9进制计数器。对于百进制计数器，可以实现2~99进制的任意进制计数器。 数字逻辑电路电子教案西北大学信息学院 以移位寄存器为主体构成的同步计数器，常见的有环形计数器和扭环形计数器两种。 移位型计数器 （1）环形计数器（Ring Counter） 移位计数器最后一级的输出送回至最前级的输入端，便构成环形计数器。D触发器构成图示 数字逻辑电路电子教案西北大学信息学院 若电路的初始状态为QAQBQCQD=0001，在CP的作用下，电路状态按0001→1000→0100→0100→0010的循环转换。根据计数器的计数规律，可做四进制计数器来使用，取0001、0010、0100、1000所组成的循环为有效循环，其状态转换图如图示 数字逻辑电路电子教案西北大学信息学院 电路存在无效循环和死循环，若电路在干扰等因素的影响下，脱离有效循