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第九章 数字系统设计与实现 9.1 时钟电路的设计与实现 9.1.1 模24计数器的VHDL设计 9.1.2 模60计数器的原理图设计 9.1.3 顶层文件设计 9.1 时钟电路的设计与实现 数字系统设计一般采用自顶向下的层次化设计方法，在MAX+plusⅡ环境下可利用层次化设计方法实现自顶向下的设计。电路设计时，分析设计要求，划分模块，进行低层设计，然后进行顶层设计的连接。下面以图形和文本混合输入为例，设计一个时钟电路，时钟电路由模60计数器构成秒、分电路，模24计数器构成小时电路，生产各模块的符号文件，最后用时、分、秒模块构成顶层时钟电路。 9.1.1 模24计数器的VHDL设计 IF(clr=0)THEN qh=0000; ql=0000; elsif (clkevent and clk=1)then IF(en=1)THEN if(ql=3)then ql=0000; if(qh=2)then qh=0000; else qh=qh+1; end if;