时钟同步CMOS电路.PPT

对于富NMOS电路 电路处于预充阶段，Mp导通对输出结点电容充电，由 于Mn截止，下拉通路断开，使输出电平为高电平。 Mp截止，上拉通路断开，由于Mn导通，下拉通路可 以根据输入信号求值，若A=B=1,则下拉通路导通，使输出放 电到低电平，否则保持预充的高电平。 用一对受时钟信号控制的NMOS管和PMOS管使上拉通路和 下拉通路不能同时导通，因此是无比电路。 对于预充-求值的动态电路，若输入信号在求值阶段变化，可能会引起电 荷分享为题，使输出信号受破坏。对于上图电路，若要求在求值期间 A=1,B=0，使输出为高电平Vdd，如果信号A在 以后才从“0”变到 “1”，则会由于电荷分享使输出高电平下降。 当 时，电路处于预充阶段，Mp导通对输出结点充电，若A=B=0, 则M1和M2都截止，中间结点电容C1不能被充电，Mp只对CL充电，使 输出为Vdd。 当 时，电路处于求值阶段，Mp截止，信号B仍然为0，M2截止 ，因此尽管Mn导通，下拉通路仍然断开，输出应保持为高电平。但是在 求值阶段A信号从“0”变到“1”， 使M1管导通，通过导通的M1，把CL和 C1并联在一起。在预充阶段CL被充电使输出Vout=Vdd，而C1没被充电 ，V1=0，当两个电容并联以后，将使CL上