时序设计规范1V0.docVIP

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2019-01-02 发布于湖北
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时序设计规范1V0.doc

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时序设计规范逻辑平台组 Q/ZH.TE/XXXX.XX PAGE50 / NUMPAGES50 武汉中元华电科技股份有限公司 Wuhan Zhongyuan Huadian Science Technology Co., Ltd. 文件编号:Q/ZH.TE/XXXX-XX 时序设计规范编制：逻辑平台组日期： 2015-8-13 批准：日期：修订记录日期修订版本描叙作者 2015-08-13 1.00 初始版本逻辑平台组目录 TOC \o 1-3 \h \z \u HYPERLINK \l _Toc426549098 目录 PAGEREF _Toc426549098 \h 3 HYPERLINK \l _Toc426549099 前言 PAGEREF _Toc426549099 \h 4 HYPERLINK \l _Toc426549100 第一章：目标器件的硬件架构及推荐设计 PAGEREF _Toc426549100 \h 5 HYPERLINK \l _Toc426549101 1.1、XILINX器件 PAGEREF _Toc426549101 \h 6 HYPERLINK \l _Toc426549102 1.2、ALTERA器件 PAGEREF _Toc426549102 \h 16 HYPERLINK \l _Toc426549103 第二章：利于时序的设计 PAGEREF _Toc426549103 \h 28 HYPERLINK \l _Toc426549104 2.1、锁存器异常调用 PAGEREF _Toc426549104 \h 28 HYPERLINK \l _Toc426549105 2.2、高效利用LUT资源 PAGEREF _Toc426549105 \h 28 HYPERLINK \l _Toc426549106 2.3、状态机编写 PAGEREF _Toc426549106 \h 29 HYPERLINK \l _Toc426549107 2.4、复位控制 PAGEREF _Toc426549107 \h 29 HYPERLINK \l _Toc426549108 2.5、跨时钟域设计 PAGEREF _Toc426549108 \h 31 HYPERLINK \l _Toc426549109 2.6、充分利用IO单元内资源 PAGEREF _Toc426549109 \h 31 HYPERLINK \l _Toc426549110 2.7、流水线设计 PAGEREF _Toc426549110 \h 32 HYPERLINK \l _Toc426549111 2.8、FIFO/RAM时序优化 PAGEREF _Toc426549111 \h 32 HYPERLINK \l _Toc426549112 第三章：静态时序分析 PAGEREF _Toc426549112 \h 33 HYPERLINK \l _Toc426549113 3.1、时序分析基本概念 PAGEREF _Toc426549113 \h 33 HYPERLINK \l _Toc426549114 3.2、建立和恢复时间 PAGEREF _Toc426549114 \h 36 HYPERLINK \l _Toc426549115 3.3、保持和撤销时间 PAGEREF _Toc426549115 \h 38 HYPERLINK \l _Toc426549116 3.5、多角度（multy corner）分析机制 PAGEREF _Toc426549116 \h 40 HYPERLINK \l _Toc426549117 第四章：时序约束及收敛 PAGEREF _Toc426549117 \h 42 HYPERLINK \l _Toc426549118 4.1、时钟约束 PAGEREF _Toc426549118 \h 42 HYPERLINK \l _Toc426549119 4.2、IO约束 PAGEREF _Toc426549119 \h 45 HYPERLINK \l _Toc426549120 4.3、例外约束 PAGEREF _Toc426549120 \h 47 HYPERLINK \l _Toc426549121 4.4、推荐收敛设计 PAGEREF _Toc426549121