数电作业讲评(3).ppt

题3.7.4 试用256×４字位的RAM，用位扩展的方法组成一个256×8字位的RAM，请画出电路图。 解：256×４字位的RAM只有4位数据线，要扩大成8位时应采用位扩展的方法实现。 题3.7.5 C850是64×1字位容量的静态RAM，若要用它扩展成一个128×4字位容量的RAM，需要几块C850?并画出相应的电路图。 题3.7.9 有两块16KB(2048*8)的ROM，试用它们构成：(1)32KB(4096*8)的ROM； （1）用二片16KB(2048*8)的ROM，加一个反相器即可实现32KB(4096*8)的ROM，连接图所示： (2)32KB(2048*16)的ROM。 该题只要进行数据位扩展即可，连接电路如图所示： 题3.7.8 利用数据选择器和数据分配器的原理，将二只64*8容量的ROM分别变换成一只512*1字位和一只256*2字位ROM。 变换成512×1字位时用8选1的数选择器 变换成256×2字位的系统时用双4选1的数据选择器 题4.1.1 试分别画出图题所示各电路的电压传输特性曲线。 ＊其中的(e)R1和R2应该有参数，否则当某个运放输出低电平时，不一定能断定稳压管击穿，即输出负电平要具体分析，经计算应取R1=10K，R2=5K时，上述传输特性画的正确。而运放输出都是高电平时，两只二极管都截止，正向稳压管击穿，输出为+5V。 题4.1.2 已知三个电压比较器的电压传输特性如图题（a）、（b）、（c）所示，它们的输入电压波形如图（d），试画出vO1、vO2和vO3的波形。 题3.6.2 图题是一个实现串行加法的电路图，被加数“11011”及加数“10111”已分别存入两个五位被加数和加数移位寄存器中。试分析并画出在六个时钟脉冲作用下全加器输出Si端、进位触发器Q端以及和数移位寄存器中左边第一位寄存单元的输出波形（要求时间一一对应）。 和数最左一位 进位触发器Q 0 0 0 0 全加和Si 题3.6.3 中规模集成计数器74HC193功能表和引脚图分别如图表3.6.3和图题所示，其中 分别为进位和借位输出，试问： （1）分析图(a)(b)(c)是几进制计数器？ 采用什么编码方式计数。 解：（a）电路是用“反馈清除”法将计数器连接成加法计数，当计数器的状态计到Q3Q2Q1Q0=1000时，触发器内容清“零”，复位端恢复为高电平，计数器重新开始计数。电路是一个8进制加法计数器，采用421编码计数，其状态转换图为： （b）该电路是连接成减法模式，当有借位输出时，将数据输入端的数据置入计数器中，计数器又重新开始新一轮计数，状态转换图如图所示。 0000状态出现时是否就置数？虽然是异步置数方式 注意 还需要脉冲配合！ 慎用！ （c）是用“置数”法实现的减法计数。根据电路连接，当计数计到Q3Q2Q1Q0=1000时，计数器置数控制将0111数据置入，然后开始从0111状态做减法计数， 题3.6.4 已知集成计数器74HC193构成的电路如图题所示，试问： （1）图题构成几进制计数器？ 解：低位计数用置数法实现，，当计数计到Q3Q2Q1Q0=1011时，因为是异步置数，Q3Q2Q1Q0=1011立即被置成0000，下一个CP脉冲重新开始加法计数，低位状态转换图是0000~1010,8421编码的11进制加法计数器。 高位计数条件是 当CP上升沿到来后，若低位Q3Q2Q1Q0=1011，此时高位的 由于低位是异步置数，低位Q3Q2Q1Q0=1011仅短暂出现，立即被置成0000。这意味高位的CPD仅出现短暂高电平，当下一个CP上升沿到达时，高位的CPD早已是低电平了，此时仍不能计数。因此，本电路的高位永远不可能计数。 怎么改接？ 题3.6.7 已知集成计数器74HC193的功能表 （1）若要设计一个100进制8421BCD编码的加法计数器需要几片74HC193？各片应设计成几进制计数器？ （2）试用片间同步级联法设计80进制8421BCD编码的加法计数器； （3）试用片间异步级联法设计80进制8421BCD编码的加法计数器； 解：（1）要二片74HC193集成计数器。图示电路是采用异步法实现的8421BCD编码的100进制加法计数。 高位很窄的脉冲，工作不可靠，是否有好的改进方式？ （2）同步式80进制加法计数器，拾位计数器连接成8进制。个位仍然是8421BCD码的10进制加法计数器。 同步级联时一定要使用集成计数器的同步保持端 理想条件，不考虑门的延时。 当个位数等于9时，高位同步保持端等于1，允许高位在下一个时钟上升沿到来后计数一次，其它情况同位因为同步保持端等于0，即使有时钟有效沿也不计数。 但是，在个位数由8变到9时，在高位CPD形成上升延，若