华北电力大学科技学院电子设计自动甲化课件7vhdl基本描述语句.ppt

LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL; ENTITY and2 IS GENERIC (a_ipd,b_ipd,c_opd:TIME); PORT(a,b:IN STD_LOGIC; c:OUT STD_LOGIC); END ENTITY and2; ARCHITECTURE int_signals OF and2 IS SIGNAL inta,intb:STD_LOGIC; BEGIN inta=TRANSPORT a after a_ipd; intb=TRANSPORT b after b_ipd; c=inta AND intb after c_opd; END ARCHITECTURE int_signals; ARCHITECTURE attr OF and2 IS begin c=aDELAYED(a_ipd) AND bDELAYED(b_ipd) after c_opd; END ARCHITECUTRE attr; (2) 属性STABLE 属性STABLE用来确定信号对应的有效电平，即它可以在一个指定的时间间隔中，确定信号是否正好发生改变或者没有发生改变。属性返回的值是一个布尔量。 LIBRARY IEEE; USE IEEE.STD