实验报告模板：实验二7段数码显示译码器.doc

《电子设计自动化》实验报告 2013～2014学年 第 二 学期 2011级 电子信息工程 专业 班级：2011145 学号：201114507 姓名：许飞祥 PAGE 第 1 - 页 共 NUMPAGES 2 页 实验二 7段数码显示译码器 【实验目的】 设计七段显示译码器，并在实验板上验证 学习Verilog HDL文本文件进行逻辑设计输入； 学习设计仿真工具的使用方法； 【实验内容】 1．实现BCD/七段显示译码器的“ Verilog ”语言设计。 说明：7段显示译码器的输入为：IN0…IN3共5根， 7段译码器的逻辑表同学自行设计，要求实现功能为：输入“ 0…15 ”（二进制），输出“ 0…9…F ”（显示数码），输出结果应在数码管（共阴）上显示出来。 使用工具为译码器建立一个元件符号 设计仿真文件，进行验证。 编程下载并在实验箱上进行验证。 【实验原理】 1：首先新建文件：并且全程编译成功。 : 2：创建波形文件，然后进行波形仿真，以下是仿真结果。 3：管脚分配 4：编译文件下载 【程序源代码】（加注释） module Led7s(DIN,Led7); input[3:0] DIN; output[6:0] Led7; reg[6:0] Led7; always@(DIN) case(DIN) 4b0000:Led7=7b0111111;//0 4b0001:Led7=7b0000110;//1 4b0010:Led7=7b1011011;//2 4b0011:Led7=7b1001111;//3 4b0100:Led7=7b1100110;//4 4b0101:Led7=7b1101101;//5 4b0110:Led7=7b1111101;//6 4b0111:Led7=7b0000111;//7 4b1000:Led7=7b1111111;//8 4b1001:Led7=7b1101111;//9 4b1010:Led7=7b1110111;//A 4b1011:Led7=7b1111100;//b 4b1100:Led7=7b0111001;//c 4b1101:Led7=7b1011110;//d 4b1110:Led7=7b1111001;//E 4b1111:Led7=7b1110001;//F default:Led7=7b0000000; endcase endmodule 【仿真和测试结果】 当配置成功后，在EDA6000启动，当点击屏幕上DIN键时，八段数码管会从0到9数字变化，然后字母从A到F变化，在仿真板上也可以看到。 【实验心得和体会】 在这次实验中，我出现了一些问题，首先在编写程序过程中，本程序不需要用begin...and语句，然后在文件配置的时候也出现了配置不成功的现象，在检查的过程中发现时连接端口时设置编辑器出现了错误，在改正后问题解决了。在这里我要感谢段老师，在段老师的帮助下我把出现的问题一一解决了，谢谢老师。