数电课程设计报告----电子时钟..doc

PAGE PAGE \* MERGEFORMAT 13 PAGE \* MERGEFORMAT 1 淮海工学院 2010-2011学年第二学期 数字电子技术课程设计报告书 课题题目： 数字时钟 专 业： 光信息科学与技术 班 级： 光电091 学 号： 090913109 姓 名： 洪 昀 指导老师： 薛 清 第一章 数字钟设计原理及组成框图 1.1 设计要求和要点 利用数字电路的理论和知识进行设计，一般应具有时分秒即使功能，同时可以进行实践的调整；定点报时等。 （1）设计一个精确的秒脉冲信号产生电路 （2）设计60进制、24进制计数器 （3）设计译码显示电路 （4）设计操作方面的校时电路 （5）实现整点报时功能 1.2工作原理 数字电子钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用振荡器电路构成数字钟。 数字电子钟是一个将“?时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒，另外应有校时功能和报时等附加功能。因此，一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器，校时电路、报时电路和振荡器组成。干电路系统由秒信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用振荡器加分频器来实现。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计时器，可实现对一天24小时的累计。译码显示电路将“时”、“分”、“秒”计数器的输出状态送到七段显示译码器译码，通过七位LED七段显示器显示出来。校时电路时用来对“时”、“分”、“秒”显示数字进行校对调整的显示数字进行校对调整的。 1.3 组成框图 时显示器 分显示器 秒显示器 时译码器 分译码器 秒译码器 时计数器 分计数器 秒计数器 振荡器 表一 组成框图 脉冲信号发生器 秒六十进制显示电路满六十进一 分六十进制显示电路 时二十四进制显示电路满六十进一一一 脉冲信号发生器 秒 六十进制显示电路 满六十进一 分 六十进制显示电路 时 二十四进制显示电路 满六十进一一一 表二 系统设计框图 第二章 数字时钟单元电路设计 2.1 振荡器电路 输入 输出 Rd’ V11 V12 Vo Td状态 0 X X 低 导通 1 2/3Vcc 1/3Vcc 低 导通 1 2/3Vcc 1/3Vcc 不变 不变 1 2/3Vcc 1/3Vcc 高 截止 1 2/3Vcc 1/3Vcc 高 截止 振荡器是数字钟的核心，它的作用是产生一个频率标准时间频率信号，然后再由分频器分秒脉冲，因此，振荡器频率的精度与稳定度基本决定了数字电子钟的质量。振荡器的稳定度及频率的精确度解决了数字钟计时的准确程度，通常选用石英晶体构成振荡器。一般来说，振荡器的频率越高，计时精度越高。这里采用的是555定时器与RC组成的多谐振荡 84 8 4 5 6 2 7 3 1 555 +VCC uo R1 R2 C C1 uC 图一（左图）555管脚排 图二（右图） 秒脉冲产生电路 f=1 / (tPL+tPH)≈1.43 /[ (R1+2 R2) C]由于555内部的比较器灵敏度较高， 而且采用差分电路形式，它的振荡频率受电压和温度 变化的影响很小。当 要产生1S的脉冲时，只要组合R1、R2和C的值使tPH为1S就行了。 通过计算R1、R2为1MΩ，C为0.47uf。 2.2 计数器 有了时间标准“秒”信号后，就可以根据设 计要求设定时、分、秒计数器：分和秒计数器都采用60进制计数器，时采用24进制的计数器，都可采用74LS160来实现。74LS160是十进制同步加法计数器。 74LS160逻辑功能 CP EP ET 工作状态 × 0 × × × 置零 1 0 × × 预置数 × 1 1 0 1 保持 × 1 1 × 0 保持（但C=0） 1 1 1 1 计数 由逻辑图与功能表知，在74LS160中LD为预置数控制端，D0-D3为数