组合逻辑电路与VHDL基本语法.pptVIP

VHDL數位電路實習與專題設計 * 陳慶逸、林柏辰編著---文魁資訊 單元3：算術邏輯電路實習 VHDL數位電路實習與專題設計 * 陳慶逸、林柏辰編著---文魁資訊 單元3-1 加法器實習 相關知識 Sum Carry Z X Y Full Adder 一位元全加器 四位元加器器架構 VHDL數位電路實習與專題設計 * 陳慶逸、林柏辰編著---文魁資訊 單元3-1 加法器實習 實驗電路圖 VHDL數位電路實習與專題設計 * 陳慶逸、林柏辰編著---文魁資訊 單元3-1 加法器實習 程式與說明 全加法器程式 7 LIBRARY ieee; 8 USE ieee.std_logic_1164.all; 9 10 ENTITY full_add IS 11 PORT ( SA,SB,SCin :in bit; 12 Scout:out bit; 13 Sum :out bit); 14 END full_add; 15 16 ARCHITECTURE a OF full_add IS 17 BEGIN 18 Sum = SA xor SB xor SCin; 19 Scout=(SA and SB) or (SB and SCin) or (SCin and SA); 20 END a; VHDL數位電路實