第六章异步时序逻辑电路.pptVIP

　　根据流程表作出状态相邻图如右下图所示。 状态相邻图 A C D B 　　流程表中共有4个状态，需两位 代码,设二次状态用y2、y1表示。根 据相邻图，可选择如右卡诺图所示 的状态分配方案。 　　即用00表示A，01表示B，10表 示C，11表示D。 　　将给定流程表中的状态用相应二进制编码表示，即可得到相应二进制流程表。 　　该二进制流程表，消除了竞争现象。 A→00　 B →01 C→10 　D→11 　　对于某些流程表，尽管相邻图上状态的最大相邻状态数L不大于状态分配的最小代码位数m，但状态之间的相邻关系形成由奇数个状态构成的闭环，因而无法直接实现状态的相邻分配。解决这类问题的一种常用的方法是通过增加过渡状态，实现相邻分配，得到一个无竞争的二进制流程表。 2. 增加过渡状态，实现相邻分配 　　例　对如下流程表进行状态编码，得到二进制流程表。 6.2.2 电平异步时序逻辑电路的分析 　　(1)根据逻辑电路图写出输出函数和激励函数表达式； 　　(2)作出流程表； 　　(3)作出总态图或时间图； 　　(4)说明电路逻辑功能 。 一、 一般步骤 　 二、举例 例 分析下图所示电平异步时序逻辑电路。 　　解 该电路有两个外部输入x1、x2；两条反馈回路，对应的激励状态为Y1、Y2,二次状态为y1、y2；一个外部输出Z。输出仅仅是状态的函数，属于Moore模型。 (1) 写出输出函数和激励函数表达式 根据逻辑电路图可写出输出函数和激励函数表达式如下。 (2)作出流程表　　 (3)作出总态图　　 　　当电路收到输入序列“00→10→11”时 ，才产生一个高电平输出信号，其他情况下均输出低电平。 (01,01)/0 (11,01)/0  (00,00)/0 (10,01)/0 (10,10)/0 (11,11)/1 　　(4)说明电路功能 　　从总态图可以看出，仅当电路收到输入序列“00→10→11”时 ，才产生一个高电平输出信号，其他情况下均输出低电平。因此，该电路是一个“00→10→11”序列检测器。 分析举例 　例设图 (a)所示电路的初始状态Q1＝Q2＝0，输入信号及CP端的波形如图 (b)所示，试画出Q1、Q2的波形图。 　　解　由图 (a)所示电路知，F1主从J—K触发器，其两个输入端J和K悬空，其次态方程： F2基本J—K触发器，其次态方程： 利用两式不难画出相应于图(b)给定的CP、A波形时的Q1、Q2波形如图 (c)所示。　 6.2.3 电平异步时序逻辑电路反馈回路间的竞争 　　前面对电路进行分析时，是在假定各回路之间延迟时间相同的情况下对电路的工作过程进行分析的。事实上，各反馈回路的延迟时间往往各不相同。当电路中存在多条反馈回路，而各回路之间的延时又互不相同时，则可能由于输入信号的变化在反馈回路之间引起竞争。 　　竞争：是指当输入信号变化引起电路中两个或两个以上状态变量发生变化时，由于各反馈回路延迟时间的不同，使状态的变化有先有后而导致不同状态响应过程的现象。 一、竞争现象 　　根据竞争对电路状态转移产生的影响，可将竞争分为 非临界竞争和临界竞争两种类型。 　　非临界竞争：若竞争的结果最终能到达预定的稳态，则称为非临界竞争。 　　临界竞争：若竞争的结果可能使电路到达不同的稳态，即状态转移不可预测，则称为临界竞争。 1.竞争的两种类型 　　例如,右图所示某电平异步时序电路的流程表如下。 　　当电路处在稳定总态（00，00）和（10，11），输入发生变化时，电路状态响应过程将如何呢？ x2x1=11 01 01 01 11 10 10 01 x2x1=10 x2x1=01 x2x1=00 激励状态Y2Y1/输出Z 二次状态  y2y1 00 /0 00 /0 01/0 11/0 00 11 10 /0 /0 /0 00/0 00/0 00/0 10/0 00/0 00/0 /0 /0 /0 2.实例分析 　　从表可以看出，当电路处于稳定总态(00,00),输入x2x1由00→10时，引起激励状态Y2Y1从00→11；当电路处于稳定总态(10，11)、输入x2x1由10→00时，激励状态Y2Y1从11→00。即两个状态变量均发生变化，所以，当电路中两条反馈回路的延迟时间Δt1和Δt2不相等时，电路中将产生竞争。 分析： 　 Δt2=Δt1：到达预定的稳定总态(10，11)。 　　Δt2Δt1：电路到达了一个非期望的稳定总态(10，10) 　　Δt2Δt1：电路到达了一个非期望的稳定总态(10，01)。 结论：本次竞争为临界竞争！