基于IP核的SoC测试的多目标优化及控制结构设计研究-精密仪器及机械专业论文.docxVIP

摘 要 片上系统(System on Chip,SoC)是当今集成电路设计的一大主流。基于 IP 核设计 的 SoC 加快了产品上市时间，但是 IP 核集成化的 SoC 测试成为了 SoC 设计及生产过 程中的一大挑战。文章针对 SoC 的测试时间及测试功耗多目标联合优化问题展开研 究。 文章在研究了 IEEE 1500 标准的基础上，重点对 IP 核的 Wrapper 结构进行了研 究。在此基础上，研究配置有 Wrapper 结构的 IP 核的测试时间及测试功耗，包括以 减少 IP 核测试时间为目的的 Wrapper 扫描链均衡化，以及建立 IP 核的测试功耗研究 模型。SoC 的测试时间与测试功耗是两个相互制约的目标，为了完成对 SoC 测试时 间与测试功耗的多目标联合优化，文章建立了 SoC 中 IP 核测试分组优化模型，并且 在深入研究多目标进化算法中非支配排序遗传算法(Non-dominated Sorting Genetic Algorithm II, NSGA-II)的基础上，将其应用于优化模型的求解。 为了实现对优化模型及优化结果的支持，文章设计了基于 IP 核的 SoC 测试控制 结构。包括 IP 核的 Wrapper 控制模块，IP 核的三种测试控制开关，开关控制寄存器， 测试数据总线复用结构以及芯片级测试控制模块。 最后文章采用 ITC’02 标准电路中的 h953 和 p93791 进行 NSGA-II 算法和联合优 化模型的验证，另外设计了一个简单的被测电路进行测试控制结构的验证。结果表明， 算法能够获得模型的无偏最优解，并且文章设计的测试控制结构能够实现算法的优化 结果，体现了模型及测试控制结构的有效性和实用性。 关键词：IEEE 1500；SoC；IP 核；多目标优化；测试控制结构 Abstract SoC (System on Chip, SoC) has become a mainstream of the present IC design. The design of SoC based on IP cores accelerates time to market, but the test of SoC integrated IP cores has become a major challenge during the process of SoC design and manufacturing. The paper begins the study from the point of co-optimization of test time and test power consumption for SoC. The paper studied the Wrapper structure of IP Cores based on the IEEE 1500 standard, and researched the test time and the test power consumption of IP cores with the Wrapper structure, including the balance of the Wrapper scan chains in IP cores for reducing test time and the establishment of the research model for IP cores power consumption. The test time and test power consumption of SoC are two mutual restraint objectives, in order to complete the co-optimization of the both objectives, the paper built the optimization model of IP cores grouping test, studied the Non-dominated Sorting Genetic Algorithm II (NSGA-II) which is one of the multiobjective evolutionary algorithms, and adopted the NSGA-II to deal with the optimization model. In order to achieve the supportment for the optimal results and the optimization model, the paper desig