第5章 组合逻辑电路设计..ppt

CMOS组合逻辑门的设计. * 5.3 动态CMOS设计 动态逻辑，既能减少晶体管的数目，又能避免静态功耗 通过增加一个时钟输入，它可以相继完成预充电和条件求值两个阶段 5.3.1 动态逻辑：基本原理 2个主要阶段：预充电 (CLK = 0)；求值 (CLK = 1) In1 In2 PDN In3 Me Mp CLK CLK Out CL VDD Out CLK CLK A B C Mp Me on off 1 off on VDD CMOS组合逻辑门的设计. * 输出的情况 一旦动态门的输出放电就不可能再充电，直到进行下一次预充电 门的输入在求值期间最多只能有一次变化 在求值期间如果下拉网络关断，则输出有可能处于高阻抗状态，状态保存在CL 动态逻辑门的重要特性： 逻辑功能由NMOS下拉网络实现 晶体管的数目明显少于静态情况：为N+2而不是2N 无比的逻辑门 只有动态功耗 具有较快的开关速度 设计考虑 用对偶的方法来实现另一形态的动态逻辑 p型动态门的缺点是比n型动态门慢 CMOS组合逻辑门的设计. * 5.3.2 动态逻辑的速度和功耗 预充电周期的时间可以通过改变PMOS预充电管的尺寸来调整。然而应当避免PMOS太大，因为它会降低门的速度并增加时钟线上的电容负载 例5.15 一个四输入的动态NAND门 Clk Clk In1 In2 I