输入输出电路设计.pptVIP

* 键盘编码电路设计 设计一个有0～9十个键的编码电路。电路输入是0～9十个十进制数，输出是它们的二进制编码，并有一个原码、反码选择输入端CE和一个确认是否有键被按下的输出端BT。 1.用MIS设计 2.用VHDL设计 library ieee; use ieee.std_logic_1164.all; entity keyboard is port(I0,I1,I2,I3,I4,I5,I6,I7,I8,I9:in std_logic; CE:in std_logic; OD,OC,OB,OA:out std_logic; BT:out std_logic); end keyboard; architecture art of keyboard is signal outs:std_logic_vector(3 downto 0); begin outs(3 downto 0)=0110 when I9=0 else 0111 when I8=0 else 1000 when I7=0 else 1001 when I6=0 else 1010 when I5=0 else 1011 when I4=0 else 1100 when I3=0 else 1101 when I2=0 else 1110 when I1=0 else 1111; process(CE,outs) begin OD=CE xor outs(3); OC=CE xor outs(2); OB=CE xor outs(1); OA=CE xor outs(0); BT=not(I0 and outs(3) and outs(2) and outs(1) and outs(0)); end process; end art; 去抖动延时时间可调的键盘电路设计 设计一个基于CPLD/FPGA设计的具有去抖动延时时间任意可调的键盘电路，通过调整外输入时钟脉冲周期的大小来调整去抖动延时时间的长短。  （a）编码及控制电路原理框图 （b）键盘电路结构图 电路结构  控制器原理图 当bt=0时，oe=0；当bt=1并保持不变，大约经过key_clk的一个周期（key_clk的2个上升沿）后，oe=1，即延时时间大约等于key_clk的一个周期 。  library ieee; use ieee.std_logic_1164.all; entity keyboard is port(key_clk:in std_logic; key:in std_logic_vector(0 to 15); key_cord:out std_logic_vector(3 downto 0); key_down:out std_logic); end keyboard; VHDL代码  architecture key_unit of keyboard is signal outs:std_logic_vector(3 downto 0); signal bt,oe,q1,q2:std_logic; begin outs(3 downto 0)=1111 when key(15)=0 else 1110 when key(14)=0 else 1101 when key(13)=0 else 1100 when key(12)=0 else 1011 when key(11)=0 else 1010 when key(10)=0 else 1001 when key(9)=0 else  1000 when ke