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第6章锁存器和这触发器
J—K F.F.特性表示在卡诺图中 1 1 1 1 Qn JK 00 01 11 10 0 1 JQ’n K’Qn Qn+1 Qn+1=JQ’n +k’Qn Output waveforms for a J-K f.f. CLK 1 2 3 4 5 6 7 8 9 1 1 1 0 0 1 0 0 J K Clear’ Preset’ Q Q 0 0 1 0 主—从式J—K F.F.状态转换图 Master-slave J-K F.F. State conversion diagram 0 1 J=1 K=X J=X K=1 J=0 K=X J=X K=0 【例6.9.9.】 用VHDL描述上升沿触发的D触发器。 LIBRARY ieee; USE ieee. std_logic_1164.ALL; ENTITY d_ff IS PORT (d, clk ： IN std_logic; Q ： OUT std_logic); END ENTITY d_ff； ARCHITECTURE behavioural OF d_ff IS BEGIN p0 ： PROCESS IS BEGIN WAIT UNTIL (CLK=‘1’) ; Q = D； END PROCESS p0； END ARCHITECTURE behavioral； 【例6.9.10】上升沿触发的D触发器设计。 解： LIBRARY ieee; USE ieee. std_logic_1164.ALL; ENTITY d_ff IS PORT (d, clk ： IN std_logic; Q ： OUT std_logic); EN
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