《CH4硬件描术语言VHDL基础(2)》-课件设计（公开）.pptVIP

一、实体 ( ENTITY ) 二、结构体 ( ARCHITECTURE ) 三、库 ( LIBRARY ) 四、程序包 ( PACKAGE ) 五、配置 (CONFIGURATION ) 带异步复位功能的8位二进制加法计数器的行为描述。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY CNT8B IS PORT(RESET，CLOCK：IN STD_LOGIC； Q8：OUT STD_LOGIC_VECTOR(7 DOWNTO 0))； END CNT8B； ARCHITECTURE ART OF CNT8B IS SIGNAL S1：UNSIGED(7 DOWNTO 0)； BEGIN PROCESS(CLOCK，RESET，S1) IS BEGIN IF RESET=‘1’THEN S1=X“00； ELSIF(CLOCK=‘1’AND CLOCKEVENT) THEN S1=S1+1； END IF； END PROCESS； Q8=STD_LOGIC_VECTOR(S1)； END ART； 用结构描述方式完成的一个结构体的示例。 ARCHITECTURE ART OF COUNTER3 IS COMPONENT DFF IS PORT(CLK，DATA：IN BIT；Q： OUT BIT)； END COMPONENT DFF； COMPONENT AND2 IS PORT(I1，I2：IN BIT；O：OUT BIT)； END COMPONENT AND2； COMPONENT OR2 IS PORT(I1，I2：IN BIT；O：OUT BIT)； END COMPONENT OR2； COMPONENT NAND2 IS PORT(I1，I2：IN BIT；O： OUT BIT)； END COMPONENT NAND2； COMPONENT XNOR2 IS PORT(I1，I2：IN BIT；O： OUT BIT)； END COMPONENT XNOR2； COMPONENT INV IS PORT(I：IN BIT； O： OUT BIT)； END COMPONENT INV； SIGNAL N1，N2，N3，N4，N5，N6，N7，N8，N9： BIT； BEGIN U1：DFF PORT MAP(CLK，N1，N2)； U2：DFF PORT MAP(CLK，N5，N3)； U3：DFF PORT MAP(CLK，N9，N4)； U4：INV PORT MAP (N2，N1)； U5：OR2 PORT MAP (N3，N1，N6)； U6：NAND2 PORT MAP (N1，N3，N7)； U7：NAND2 PORT MAP (N6，N7，N5)； U8：XNOR2 PORT MAP (N8，N4，N9)； U9：NAND2 PORT MAP (N2，N3，N8)； COUNT(0)=N2； COUNT(1)=N3； COUNT(2)=N4； END ART； 一、VHDL文字规则 二、VHDL的数据对象 三、VHDL的数据类型 四、VHDL操作符 常量( CONSTANT ) 变量( VARIABLE ) 信号( SIGNAL ) 文件（FILE） 常量、信号、变量的使用比较 (1) 从硬件电路系统来看，常量相当于电路中的恒定电平，如GND或VCC接口，而变量和信号则相当于组合电路系统中门与门间的连接及其连线上的信号值。 (2) 从行为仿真和VHDL语句功能上看，信号和变量的区别主要表现在接受和保持信息的方式、信息保持与传递的区域大小上。 (3) 从综合后所对应的硬件电路结构来看，信号一般将对应更多的硬件结构，但在许多情况下，信号和变量并没有什么区别。 (4) 虽然VHDL仿真器允许变量和信号设置初始值，但在实际应用中，VHDL综合器并不会把这些信息综合进去。 event ：反映信号的值是否变化，是，则返回为“真” last_value：反映信号变化前的取值，并将该历史值返回 last_event：反映从最近一次事件到现在经过的时间，返回一个时间值 active: 反映信号是