《EDA技术P1-概述》-课件设计（公开）.pptVIP

面向FPGA的开发流程 设计输入 硬件描述语言文本输入 这种方式与传统的计算机软件语言编辑输入基本一致，就是将使用了某种硬件描述语言（HDL）的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。 文本输入方法克服了原理图输入法存在弊端: ① 随着设计规模增大，设计的易读性迅速下降，对于图中密密麻麻的电路连线，极难搞清电路的实际功能； ② 一旦完成，电路结构的改变将十分困难，因而几乎没有可再利用的设计模块； ③ 移植困难、入档困难、交流困难、设计交付困难，因为不可能存在一个标准化的原理图编辑器 面向FPGA的开发流程 让计算机根据一定的算法和一定的仿真库对EDA设计进行模拟，以验证设计排除错误。分为功能仿真和时序仿真两种不同级别的仿真测试。 2. 仿真 功能仿真：是直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能能否满足原设计要求的过程。 不涉及任何具体器件的硬件特性。 时序仿真：接近真实器件运行特性的仿真，仿真文件中已包含了器件硬件特性参数，为高精度仿真。 由针对具体器件的适配器产生的仿真文件，包含了精确的硬件延迟信息。 （前仿真） （后仿真） 面向FPGA的开发流程 （Synthesis）:把抽象的实体结合成单一或统一的实体，把设计抽象层次中的一种表示转化成另一种表示过程。 定义：将电路的高级语言（如行为描述）转换成低级的，可与FPGA\CPLD的基本结构相映射的网表文件或程序。 3.综合 是一个“翻译”过程 意义：综合是 EDA设计的一个重要环节，有了综合技术才可能使 HDL源程序描述的行为变成真正的物理逻辑。 面向FPGA的开发流程 事实上，设计过程的每一步都可称为一个综合环节 从高层次的行为描述开始； 以最底层的结构描述结束； 每个综合步骤都是上一层次的转换。 综合 1、自然语言综合 2、行为综合 3、逻辑综合 4、结构综合 从自然语言表述转换到VHDL语言算法的表述。 从算法表述转换到寄存器传输级（Register Transport Level，RTL）表述，即从行为域到结构域的综合。 从RTL级表述转换到逻辑门（包括触发器）的表述。 从逻辑门表述转换到版图表述（ASIC设计），或转换到FPGA的配置网表文件，又称为版图综合。 面向FPGA的开发流程 综合器不是机械的一对一翻译： 根据设计库、工艺库以及预先设置的各类约束条件 选择最优的方式完成电路结构的形成。 是选择一种能充分满足各项约束条件且最低成本的实现方案。 综合 一般约束条件可分为三种： 设计规划 时间约束 面积约束 时间约束优先于面积约束 面向FPGA的开发流程 综合 注意：不同的综合器可能综合出在结构和功能上并不完全相同的电路系统。 原因：VHDL方面的IEEE标准，主要指文档表述、行为建模及仿真，而电子线路设计方面，VHDL并没有全面标准化。 因此：我们在设计过程中必须尽可能的了解所用综合器的基本特性。 面向FPGA的开发流程 适配器也称结构综合器，功能是将综合产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。 4. 适配 (布线布局) 通常EDA软件中综合器由第三方EDA公司提供 适配器由FPGA/CPLD供应商提供 所作工作： 1、将综合后的网表文件针对某一具体器件进行逻辑映射操作，包括：底层器件配置、逻辑分割、优化、布局布线操作。 2、适配完成后可利用适配器所产生的仿真文件作精确的时序仿真。 面向FPGA的开发流程 把适配器生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD进行下载，以便进行硬件调试和验证。（Hardware Dbugging）。 5. 下载和硬件测试 对CPLD的下载称为编程 对反熔丝结构和FLASH结构的FPGA下载称为编程 对FPGA专用配置ROM的下载称为编程 对FPGA中的SRAM进行直接下载的方式称为配置。 IP ( Intellect