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第3章 CPU原理 CPU的主要功能是执行存放在主存储器中的程序即机器指令。CPU是由控制器和运算器。 学习目标： 理解全加器的逻辑式和结构，并行加法器及所采用的进位链、多功能算术逻辑运算部件SN74181的功能。 掌握初码定点加减运算、移位操作，理解浮点加减运算、十进制加法运算，掌握无符号整数一位乘法并了解其逻辑实现，掌握无符号整数一位除法，了解浮点乘除运算。 学习目标： 掌握模型机的基本组成、数据通路及数据传送，掌握微命令的基本形式。 理解控制器的功能，掌握指令流程及组合逻辑控制器的工作原理。 掌握微型程序控制的概念，了解微指令的编码方式和顺序控制方式，了解微指令的格式。 § 3.1 算术逻辑运算部件ALU ALU是一种功能较强的组合逻辑电路，有时被称为多功能函数发生器。 ALU的核心是加法器。 ALU主要完成对二进制代码的定点算术运算和逻辑运算。 § 3.1.1 加法单元 全加器与半加器： An An-1…Ai…A2 A1 A0 Bn Bn-1…Bi …B2 B1 B0 + Cn Cn-1…Ci …C2 C1 C0 全加器为考虑三个输入的加法单元，半加器为考虑两个输入的加法单元。 用半加器构成全加器 （1）半加求和可用异或门实现： 半加和=AiOBi （半加器的逻辑式） 半加器又称为异或门 （2）全加器=两个半加，其逻辑式： Σi=AiOBiOCi C i+1=AiBi+(AiOBi)Ci 因逻辑门电路均存在延迟时间，全加器电路是一个延迟部件，其特性将影响全加器的速度。 § 3.1.2 并行加法器与进位链结构 并行加法器：是用n位全加器实现两个n位操作数各位同时相加，其中的全加器的位数与操作数的位数相同。 并行加法器的最长时间是由进位信号的传递时间决定的，而每位全加器本身的求和延迟是次要的因素。所以，加快进位的产生和传递是提高其速度的关键。 进位链：并行加器中传递进位信号的逻辑线路，称为~ 1. 基本进位公式： C i+1=AiBi+(AiOBi)Ci 2. 并行加法器的串行进位： （1）串行进位的并行加法器是将n个全加器串接起来，就可进行两个n 个位数相加。 （2）串行进位方式：是指相加的进位逐级形成的，每一级的进位直接依赖于前一级的进位。称为~（行波进位） （3）串行进位的延迟时间较长。 （4）串行进位的逻辑表达式：见教材P61。 3. 并行进位（先行进位，同时进位） （1）定义：同时形成各级进位信号的方法，称为~。 （2）采用并行进位的加法器的运算速度较快，但是以增加硬件逻辑线路为代价的。 § 3.1.3 ALU举例 1. SN74181外特性 2. SN74181内部结构 3. SN74181功能表 4. 用SN74181构成多位的ALU § 3.2 运算方法§ 3.2.1 定点加减运算 1. 原码加减运算： 原码的加减法较复杂，很少使用，其原因： （1）原码的加减运算，因计算机的实际操作取决于指令中的操作码和两个操作数的符号； （2）运算结果的符号判断也较复杂。 2.补码加减运算： （1）补码加法运算： [X]补+[Y]补=[X+Y]补 两个相加的数无论正负，只要是以补码的形式表示的，则可按二进制规则相加。 （2）补码的减法运算： [X-Y]补=[X+（-Y）]补=[X]补+[-Y]补 由[Y]补求[-Y]补（机器负数）的方法 定点小数： [-Y]补= [Y]补+2-n 例： [Y]补 =0.01011 [-Y]补=1.10100+0.00001=1.10101 定点整数： [-Y]补= [Y]补+1 例： [Y]补 =1001011 [-Y]补=0110100+1=0110101 (3) 补码的运算规则： 参加运算的操作数和运算结果均用补码表示； 符号位作为数的一部分直接参与运算； 若指令操作码为加，则两个数按二进制规则相加； 若指令操作码为减，则被减数+减数的机器负数。 机器负数的求法见上张幻灯片。 3. 溢出判别 溢出：指计算机的运算结果超出其所能表示的范围，而发生错误。 溢出的分类： 正溢出：运算结果为正且大于所能表示的最大正数。 负溢出：运算结果为负且大于所能表示的最小正数（绝对值最大的负数）。 溢出判断的方法： （1）采用一个符号位判断： 即：当两个同号数相加，若所得结果与两数符号不同，则表示溢出。 （2）采用最高有效位的进位判断： 即：两正数相加，最高有效位有进位，