CH08循序逻辑电路之设计及应用.pptVIP

第八章 循序邏輯電路之設計及應用 8-1 時鐘脈波產生器 8-2 計數器的基本概論 8-3 漣波計數器 8-4 移位暫存器 8-5 狀態圖、狀態表及 狀態化簡 TTL NOT閘的多諧振盪器 TTL NAND閘的多諧振盪器 史密特閘不穩態多諧振盪電路 CMOS的不穩態多諧振盪器 另一種CMOS的不穩態多諧振盪器 可控制式的不穩態多諧振盪器 555 IC的不穩態多諧振盪電路 555對稱方波振盪電路 正反器的應用 當計數器 電路結構相同，輸出方式不同 當除頻器 當暫存器（register）與記憶體（memory）： 基本元件為D型正反器。 計數器的基本電路 計數器通常用來計算脈波或事件發生的次數。 計數器的基本電路就是T型正反器。 T型正反器可當除2的除頻器。 計數器依照操作方式可分為兩大類︰ (1) 同步計數器 (2) 漣波（非同步、異步）計數器 電路與時序圖 漣波計數器 電路接法： 漣波計數電路是把正反器接成異步的T型（JK並接再接VCC），前級的輸出連接到後級的CK端，以前級輸出的脈波信號當後級的時脈信號。 種類︰ 往上數除2n（n：正反器個數） 往下數除2n 上/下數除2n 往上數除N（2n-1 N 2n） 往上數除2n計數器 接法︰ 在負緣激發的正反器中，往上數除2n電路，是把前級的標準輸出（Q）連接到後級的CK端，正反器JK並接再接 1。 特性︰ (1) 狀態數 = 除頻數（模數）= 2n（n為正反器個數） (2) 最大計數值 = 2n - 1 = 模數 - 1 (3) 計數範圍：0 ~ 2n - 1 (4) 脈波數愈多，計數值愈大 電路與時序圖 4位元上數計數器的狀態表 往下數除2n計數器 接法︰ 在負緣激發的正反器中，往下數除2n電路，是把前級的標準輸出（　）連接到後級的CK端，正反器JK並接至 1。 特性︰ 與往上數除2n相同，唯一不同處為脈波數愈多，計數位值愈小。 3位元下數計數器電路與時序圖 3位元下數計數器的狀態表 上/下數計數器的電路 上/下計數器的功能表 上/下數控制電路的改良 正緣觸發的上/下數控制電路 往上數除N計數器 1. 原理：在往上數除2n電路中，當數到N值時若令它重置歸零，重新再數，就可得到除N電路。 2. 設計步驟： 漣波計數器的延遲 移位暫存器 由D型正反器串接而成，具有移位功能。 左移n位，相當於 × 2n。 右移n位，相當於 ÷ 2n 。 移位暫存器的動作分析 移位暫存器的電路分析 左右移位暫存器 串聯輸入的移位暫存器 並聯載入的移位暫存器 一個、二個輸入訊號的狀態表 狀態表化簡 (1) 1. 狀態相等： 狀態表化簡 (2) 2. 狀態等值： 以直接法化簡狀態表 (1) 以直接法化簡狀態表 (2) 以隱含表法化簡狀態表 (1) 1. 建立一個包含所有狀態的方格圖 以隱含表法化簡狀態表 (2) 2. 將狀態表中的每一列相互比較 以隱含表法化簡狀態表 (3) 4. 若步驟3中有新加入的 ×，則重複執行步驟3 同步計數器的設計步驟 (1) 1. 列出計數器的狀態表 同步計數器的設計步驟 (2) 2. 列出所需正反器的個數及激勵表 激勵表中列出假如正反器的某一狀態，而下一刻想要變成另外某種狀態（次態），它的正反器應輸入什麼樣的值。正反器的激勵表可由正反器的真值表產生。 同步計數器的設計步驟 (3) 同步計數器的設計步驟 (4) 同步計數器的設計步驟 (5) 3. 求各正反器的控制（次態）方程式 同步計數器的設計步驟 (6) 同步計數器的設計步驟 (7) 4. 繪製電路 同步計數器的設計步驟 (8) 同步計數器的模數分析 1. 依電路連接的方式，列出各正反器之各輸入端的輸入方程式。 2. 假設每個正反器的初始值為0。 3. 將現態輸入值代入各正反器的各輸入方程式中，求出各正反器輸入腳的輸入值。 4. 參考正反器的輸入/輸出特性表，求出各正反器的次態輸出值。 5. 再將次態輸出值當做現態輸入值，重複步驟3與步驟4，直到各正反器的輸出均回到初始值。 6. 計算模數。 IC 7490的結構圖 IC 7490的接腳圖 7490的除10計數器 (1) 7490的除10計數器 (2) 7490的除N（5 N 10）計數器 7490的除N（10 N 100）計數器 可載入式計數器的功能函數表 環形計數器的電路分析 環形計數器的時序圖與狀態表 環形計數器的特性 環形計數器的特性如下： 1. 由D型正反器接成環形。 2. 計數器的初始值為00…01而非000…0。 3. 環形計數器的模數等於正反器的數目。 4. 每個正反器的除頻數均相等，均等於正反器的數量；不像一般的除頻電路模數依序為21、22、23…。 使用JK正反器來設計環形計數器 強森計數器的電路分析