时序逻辑电路课件.ppt

2. 同步十进制计数器 a)．同步十进制加法计数器 T0=1 T1=Q0Q3 T2=Q0Q1 T3=Q0Q1Q2+Q0Q3 Q0n+1=Q0 Q1n+1=Q0Q3Q1+Q0Q3Q1 Q2n+1=Q0Q1Q2+Q0Q1Q2 Q3n+1=(Q0Q1Q2+Q0Q3)+ (Q0Q1Q2+Q0Q3)Q3 状态方程： 驱动方程： 由T触发器构成，在二进制加法计数器基础上改造得到． * 　状态转换表： * 电路的状态转换图 * 同步十进制加法计数器74LS160的逻辑图 74160的功能表与74161的功能表相同 * b)．同步十进制减法计数器 从同步二进制减法计数器基础上演变而来．主要在于实现如何使0000状态减1后跳变为1001状态． 其驱动方程和状态方程如下： T0=1 T1=Q0 (Q1Q2Q3) T2=Q0Q1(Q1Q2Q3) T3=Q0Q1Q2 Q0n+1=Q0 Q1n+1=Q0 (Q2+Q3) Q1+Q0 Q1 Q2n+1=(Q0Q1Q3)Q2+(Q0+Q1) Q2 Q3n+1=(Q0Q1Q2)Q3+ (Q0+Q1+Q2)Q3 * 状态转换表： * 单时钟同步十进制可逆计数器74LS190的逻辑图 当加／减控制信号U/D=0时做加法计数； 当U/D=1时做减法计数 * 6.3.2.2 异步计数器： 1．异步二进制计数器：采用从低位到高位逐位进位的方式工作。 由T′触发器构成，只需将低位触发器的Q端接至高位触发器的时钟输入端就行了。 由时序图可见，触发器输出端状态的建立要比CP下降沿滞后一个传输延迟时间。 * 用上升沿触发的T′触发器同样可以组成异步二进制加法计数器，但每一级触发器的进位脉冲应改由Q端输出。 由T′触发器组成的异步二进制减法计数器 异步二进制加法和减法计数器都是将低位触发器的一个输出端接到高位触发器的时钟输入端而构成。采用下降沿动作的T′触发器时，加法计数器以Q端为输出端，减法计数器以Q端为输出端。而在采用上升沿动作的T ′触发器时，情况正好相反，加法计数器以Q端为输出端，减法计数器以Q端为输出端。 * * 一、设计原则与步骤： 　根据给出的具体逻辑问题，设计时序电路图来完成这一逻辑功能。要求电路最简。最简标准：触发器和门电路数目最少，其输入端最少。 步骤： 一、逻辑抽象，得出状态转换图（表） ①分析因果关系，确定输入变量，输出变量 ②确定电路的状态数 ③定义逻辑状态含意，将电路状态之间的转换关系找出来 二、状态化简：在状态转换图中有两个以上状态，它们输入相同，输出相同。转换到的次态也相同，则可称它们为等价状态。多个等价状态可合并为一个状态。状态化简的目标是建立最小的状态转换图。 第六章　时序逻辑电路— 6.4　时序逻辑电路的设计方法 * * 第六章 时序逻辑电路 本章内容6.1　概述6.2　时序逻辑电路的分析方法6.3　常用的时序电路分析 6.3.1　寄存器和移位寄存器 6.3.2　计数器 6.3.2.1　同步计数器 6.3.2.2　异步计数器 6.3.2.3 移位寄存器型计数器 6.3.3　顺序脉冲发生器6.4　时序逻辑电路的设计方法6.5 时序逻辑电路的自启动设计 * 第六章　时序逻辑电路— 6.1　概述 时序逻辑电路：任一时刻的输出信号不但取决于当时的输入信号，而且还取决于电路原来所处的状态。 一、时序逻辑电路的结构特点： X(x1，x2，…，xi) —— 输入信号 Y(y1，y2，…，yj) —— 输出信号 Z (z1，z2，…，zk) —— 存储电路的输入信号 Q(q1，q2，…，qL) —— 存储电路的输出信号 1.时序电路包含组合电路和存储电路两个组成部分，而存储电路必不可少。 2.存储电路的输出状态必须反馈到输入端，与输入信号一起共同决定组合电路的输出。 向量X 向量Q 向量Z 向量Y * Y(tn) = F[X(tn)，Q(tn)] —— 输出方程 Q(tn+1) = G[Z(tn)，Q(tn)] —— 状态方程（对与独立的一个RS、 JK、D触发器称为特征方程） Z(tn) = H[X(tn)，Q(tn)] —— 驱动方程（激励方程） tn，tn+1表示相邻的两个离散时间；q1，q2，…, qL为状态变量，代表存储器的输出状态，Q为状态向量 二、按照存储单元状态变化的特点，时序电路可以分成同步时序电路和异步时序电路两大类。 在