基于VHDL语言的交通灯设计程序.docVIP

. library ieee; -----分频电路 use ieee.std_logic_1164.all; entity fen is port(clk:in std_logic; clk1:out std_logic); ---实体端口声明 end fen; architecture fen_arc of fen is ---结构体描述开始 begin process(clk) --进程开始 variable cnt:integer range 0 to 99; begin if clkevent and clk=1 then ---高电平到 if cnt=99 then cnt:=0; ---0开始计数 clk1=1; --输出高电平 else cnt:=cnt+1; ---加计数 clk1=0; --输出低电平 end