数字电路大作业交天流54.pptVIP

数字电路大作业交流;心得和体会;分工与协作;串行分工;两者混合使用;并行分工需要注意的问题;并行分工需要注意的问题;VHDL写作中需要注意的问题;优点;问题一：可仿真但不能综合下载;问题二：需要大量的逻辑单元;entity a is port( a0,a1,b:in std_logic_vector(3 downto 0); sel:in std_logic; result:out std_logic_vector(7 downto 0)); end; architecture arch of a is signal temp:std_logic_vector(3 downto 0); begin process(a0,a1,b,sel) begin if sel=0 then temp=a0; else temp=a1; end if; result=temp*b; end process; end;;结构图;ＩＦ语句引起的问题;问题三：出现“莫名其妙”的错误;多重驱动;改进措施： 用中间变量代替，最后经判断再赋值给信号输出。 把１个ｐｒｏｃｅｓｓ拆成两个ｐｒｏｃｅｓｓ，再写一个其他语句决定输出。 ;一个进程中只能有一个沿检测语句，其他的都只能监测电平。 沿检测的过程： 检测敏感信号在一段时间（δ）内发生变化。 检测敏感信号又过了一段时间（δ）后的逻辑状态。 ;VDHL与