《AES加密芯片DFT设计》-毕业论文（设计）.doc

福州大学至诚学院 本科生毕业设计（论文） 题 目： AES加密芯片DFT设计 姓 名： 柳青 学 号： 211014338 系 别： 信息工程系 专 业： 微电子学 年 级： 2010级 指导教师： 陈传东 2014年 5 月 13 日 独创性声明 本毕业设计（论文）是我个人在导师指导下完成的。文中引用他人研究成果的部分已在标注中说明；其他同志对本设计（论文）的启发和贡献均已在谢辞中体现；其它内容及成果为本人独立完成。特此声明。 论文作者签名： 日期：2014年5月13日 关于论文使用授权的说明 本人完全了解福州大学至诚学院有关保留、使用学位论文的规定，即：学院有权保留送交论文的印刷本、复印件和电子版本，允许论文被查阅和借阅；学院可以公布论文的全部或部分内容，可以采用影印、缩印、数字化或其他复制手段保存论文。保密的论文在解密后应遵守此规定。 论文作者签名： 指导教师签名： 日期：2014年5月13日 PAGE \* MERGEFORMAT PAGE \* MERGEFORMAT 2 PAGE \* MERGEFORMAT PAGE \* MERGEFORMAT 3 PAGE \* MERGEFORMAT 1 PAGE \* MERGEFORMAT 1 AES加密芯片DFT设计 摘要 随着计算机的普及和网络的发展，信息安全受到人们的普片重视。2001年11月26日，美国国家标准和技术研究所（NIST）正式宣布Rijndael算法为高级加密标准（AES）。本课题以AES加密芯片为例，在Synopsys公司的逻辑综合工具Design Compiler帮助下，采用Top-down的综合策略，对复杂系统芯片进行时序、面积等约束，从而实现逻辑综合的具体流程。 现如今集成芯片的功能日益增强和集成度不断的提高，测试芯片变得更加的困难，芯片的检验成本越来越高，所以以减少测试成本为目的的芯片检验方法就越来越被推崇。如果在芯片设计师采用的是可测性设计（Design For Testability，DFT）技术就能减少很多测试成本，DFT设计就是在芯片设计是改变或者添加设计结构和模块来提高芯片的可测试性。而且逻辑综合工具Design Compiler本身就有DFT Compiler工具，它集成了DFT的功能，包括在编译期间进行约束驱动的扫描插入。本文中采用的是全扫描的测试方法，对优化后的网表进行可测性设计。本文中还阐述了常用的可测性扫描技术，如全扫描技术和部分扫描设计等，同时分析各种可测性设计方法的优缺点。 关键词：AES算法，可测性设计，逻辑综合，全扫描技术 AES Encryption Chip DFT Design Abstract With the popularization of the computer and the development of internet,information security is becoming more and more important than before.Since November 26,2001,when National Institute of Standards and Technology claimed Rijndael algorithm as Advance Encryption standard (AES). the subject of the AES encryption chip, for example, the help of Synopsys Design Compiler logic synthesis tool, complex system-on-chip timing, area, etc. constraints, in order to achieve the specific logic synthesis process. Now the function of the chip is increasing and continuously improve the level of integration, test chips become more diffi