一个VHDL设计由若干个VHDL文件构成,每个文件主要包含.ppt

第 5 章 VHDL语言的主要描述语句 2) 二进制转换为格雷码（8位） 提示：设二进制码为A=a7a6a5a4a3a2a1a0 格雷码为Y=y7y6y5y4y3y2y1y0 则：y7=a7 ; yi=ai+1 ai ; i≠7 见文件： bintogray.vhd library ieee; use ieee.std_logic_1164.all; entity bintogray is port (a: in std_logic_vector(7 downto 0); y: out std_logic_vector(7 downto 0)); end; architecture rtl of bintogray is begin process (a) variable tmp:std_logic_vector(7 downto 0); begin tmp(7):=a(7); for i in 6 downto 0 loop tmp(i):=a(i) xor a(i+1); end loop; y=tmp; end process; end rtl; 3) 设计一个乘常数的电