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1. 元件声明：在结构体说明区中对所调用的低层次的实体模块（名称、端口类型等）声明为元件。 2. 元件例化：将低层次元件调用、安装到当前层次。给出连接映射。 COMPONENT 元件名 PORT (端口名表) ； END COMPONENT ； 例化名 : 低层元件名 PORT MAP ( 端口列表）; 语法格式： 语法格式： 端口列表：低层端口名= 当前名称 （或，直接位置映射） 一位全加器的原理图 LIBRARY IEEE ;--或门逻辑描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END or2a ； ARCHITECTURE art1 OF or2a IS BEGIN c = a OR b ; END art1; LIBRARY IEEE; --半加器描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END adder; ARCHITECTURE art2 OF adder is BEGIN so = a XOR b ; co = a AND b ; END art2; 必须与元件例化中的端口顺序一致 LIBRARY IEEE; --1位二进制全加器顶层设计描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain，bin，cin : IN STD_LOGIC; cout，sum : OUT STD_LOGIC ); END f_adder; ARCHITECTURE art3 OF f_adder IS COMPONENT h_adder PORT ( a，b : IN STD_LOGIC; co，so : OUT STD_LOGIC); END COMPONENT ； －－元件声明 COMPONENT or2a PORT (a，b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENT； SIGNAL d，e，f : STD_LOGIC; BEGIN u1 : h_adder PORT MAP (ain，bin，d，e); u2 : h_adder PORT MAP (a=e，b=cin，co=f，so=sum); u3 : or2a PORT MAP (d，f，cout);－－元件例化 END art3; VHDL 举例 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY count4 IS PORT ( clk , x : IN STD_LOGIC; qout : OUT STD_LOGIC _VECTOR (1 DOWNTO 0); y: OUT STD_LOGIC ); END count4; ARCHITECTURE behv OF count4 IS TYPE state IS (s0, s1, s2, s3); SIGNAL c_state, n_state : state; BEGIN REG: PROCESS (clk) BEGIN IF (clkEVENT and clk=1 ) THEN c_state = n_state; END IF ; END PROCESS; 4进制格雷码可逆计数器 X=0时顺时针 00 01 11 10 0/1 1/1 s0 s1 s2 s3 0/0 0/0 0/0 1/0 1/0 1/0 COM:PROCESS (c_state, x) BEGIN CASE c_state IS