大学部可程式逻辑设计.PPTVIP

2012 E 組- 大學部可程式邏輯設計 TYWu 初賽時間 初賽時間為3月21日(三) 8:30~20:30 初賽當日請密切注意競賽網頁公告及Facebook “IC競賽頁”( /IcContesyNcu )，所有最新訊息將做即時動態更新。 請參賽隊伍於早上10點半前完成下列步驟 進行初賽登錄、主辦單位將依完成此步驟之隊伍數決定各組最後得獎名額、請務必完成登錄動作以免影響您的權益。 初賽登錄 初賽登錄: 請將您的隊伍參賽資料e-mail至e.icdesign.ncu@ 信件主旨為: IC設計競賽登錄(報名ID: E?????) (請填上自己的報名ID) 信件內容: 參賽組別: E組 報名ID: E????? (例: E00001) 參賽姓名: 李大華、王小明 參賽作品 參賽作品在今天20:30前務必根據初賽前寄發之ftp 帳號密碼上傳至國家晶片中心之相關ftp site 問題描述 請完成一快閃記憶體控制(NAND Flash Memory Control)電路設計。此控制電路是將快閃記憶體A的資料讀出並寫入至快閃記憶體B。 本控制電路有4只信號輸入(clk, rst, F_RB_A, F_RB_B)、9只信號輸出(done, F_CLE_A, F_CLE_B, F_ALE_A, F_ALE_B,F_REN_A, F_REN_B, F_WEN_A, F_WEN_B)及2只記憶體雙向輸出入信號(F_IO_A, F_IO_B)，如圖 一所示，關於各輸入/輸出信號的功能說明，請參考表 一。 本試題有使用到快閃記憶體模型(flash memory simulation model)，其中內含時序檢查，若要避免RTL模擬時所産生的時序檢查錯誤(setup or hold violation)，可參考附錄B的第4點來進行模擬。 問題描述 每個參賽隊伍必須根據下一節所給的設計規格完成設計。參賽隊伍可藉由CIC所提供的輸入指令及正確結果檔來檢查設計是否有達到要求，詳情請參考附錄C。 本次IC設計競賽比賽時間為上午08:30到下午08:30。當IC設計競賽結束後，CIC會根據第三節中的評分標準進行評分。為了評分作業的方便，各參賽隊伍應參考附錄D中所列的要求，附上評分所需要的檔案。 System Block Diagram I/O Pins I/O Pins I/O Pins I/O Pins Verilog (NFC) `define READ_PAGE_NUM 1 `define READ_BYTE_NUM 16 module NFC(clk, rst, done, F_IO_A, F_CLE_A, F_ALE_A, F_REN_A, F_WEN_A, F_RB_A, F_IO_B, F_CLE_B, F_ALE_B, F_REN_B, F_WEN_B, F_RB_B); input clk; input rst; output done; inout [7:0] F_IO_A; output F_CLE_A; output F_ALE_A; output F_REN_A; output F_WEN_A; input F_RB_A; inout [7:0] F_IO_B; output F_CLE_B; output F_ALE_B; output F_REN_B; output F_WEN_B; input F_RB_B; Example for Read and Write 時序波形 快閃記憶體控制電路與主控端之間的時序波形如圖 三所示，其中的時脈週期tCYCLE預設為20ns。當系統啟動時，即開始將快閃記憶體A內指定的資料寫入至快閃記憶體B，寫入結束時並將done信號設定為high，當done為high時便立即結束動作。 快閃記憶體 本題目中所使用的快閃記憶體容量為256K byte，快閃記憶體陣列如圖四所示，此快閃記憶體共分為128區塊(block)，每個區塊內有4個頁，且每頁又可分為前半頁(1st Half Page Register)及後半頁(2nd Half Page Register)；故快閃記憶體合計具有512個列(row)或頁(page)，且每頁有512個位元組。 快閃記憶體 進行讀取或寫入時是以頁為單位，只要給予起始位址，便可開始進行連續的讀取或寫入，最多可讀寫一個頁(半頁?)。換言之，只要在同一頁(512位元組)內就可被連續地讀寫，無法連續至下一頁。如圖十、十一所示，為連續讀寫十筆之範例。 Address