第5章时序电路分析与设计.ppt

5.6 异步时序电路 同步时序电路的特点是电路有统一的时钟触发内部状态的变化。尽管逻辑门、触发器均有延时，但延时之和小于时钟周期，故在下一个时钟脉冲到来前，电路已处于稳定状态。 而异步时序电路没有统一的时钟脉冲，电路状态的改变完全由外部输入信号的变化而引起。根据输入信号的不同，异步时序电路又分为脉冲型异步时序电路和电平型异步时序电路。顾名思义，脉冲型异步时序电路的输入包含脉冲信号，而电平异步时序电路的输入仅由电平信号构成。 由于异步时序电路中没有统一的时钟信号，所以分析、设计的方法也与同步时序电路不同。脉冲型、电平型的异步时序电路的分析与设计的方法也不尽相同，由于篇幅限制，下面主要就脉冲型异步时序电路的分析与设计进行讨论。 5.6.1 脉冲异步时序逻辑电路的分析 （1）与同步时序电路类似，在脉冲异步时序逻辑电路中，记忆部分也是有触发器组成，但时钟脉冲并不一定送到每位触发器的时钟端。 （2）输入都以脉冲的形式出现，以“0”表示没有输入脉冲、“1”表示有输入脉冲。 （3）在同一个时刻，只允许一个输入。例如：设x1、x2、x3为3个输入，则输入组合000，100，010，001是允许出现的，其他的组合形式不允许出现。其中000表示没有输入，其他依次表示输入x1、x2、x3 。 （4）在第一个输入脉冲引起的整个电路响应完全结束后，才允许第二个输入脉冲到来，否则电路会出现不可预测的状态。 2．分析步骤 (1) 写出电路的输出函数、激励函数表达式； (2) 列出电路的次态方程组 (3) 列出电路次态真值表； (4) 作出状态表和状态图； (5) 画出时间图并用文字描述电路的逻辑功能。 3．分析举例 例5.19 分析图5-66所示的脉冲异步时序电路 图 5-66 例5.19脉冲异步时序电路 第1步，写出电路的激励函数、输出函数： （异步时序电路的时钟端也是激励） 第2步，将激励函数代入触发器的次态方程得到电路的次态方程组： JK触发器的次态方程为， 第3步，列出电路次态真值表： 要注意的是：表中CP=1，表示时钟输入端有下降沿到达；CP=0，表示没有时钟信号到达，触发器保持原来的状态不变。各个触发器的CP端信号不是在同一时刻出现，有先后差错，但在状态变化稳定后，下一轮时钟信号才会再出现。 第4步，作出状态表和状态图： 图-67 例5.19 状态图 第5步，画时间图，分析功能： 5.6.2 脉冲异步时序逻辑电路的设计 脉冲异步时序逻辑电路的设计方法与同步时序逻辑电路设计基本类似。不同的是设计脉冲异步时序逻辑电路时，每个触发器的CP端不再是同一的时钟脉冲，而是与其他输入端一样作为触发器的一个激励来考虑。另外为了使电路工作可靠，输入信号必须是串行序列脉冲，在第2个脉冲达到时，第一个脉冲所引起的电路响应必须已经完成，电路处于稳定状态。也就是前面所说的“在同一个时刻，只允许一个输入”。 表5-37 例5.19电路次态真值表 1 0 0 0 1 1 1 1 1 1 8 1 0 1 0 1 0 1 1 1 0 7 1 0 1 0 1 1 1 1 0 1 6 1 0 0 0 1 0 1 1 0 0 5 0 1 1 0 1 1 1 0 1 1 4 0 0 1 1 1 0 1 0 1 0 3 0 0 1 0 1 1 1 0 0 1 2 0 0 0 1 1 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 Z 输入脉冲数 表5-38 例5.19 状态表 1 0 0 0 1 1 1 1 0 1 0 1 1 0 1 0 1 0 1 0 1 1 0 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 Z 从上面画出的状态图、状态表及时间图可以看出，该电路在有效脉冲信号作用下，状态从000到100这5个状态之间进行循环，其它3个状态101、110、111在一个脉冲作用后会自动进入有效循环中。所以该电路为异步5进制计数器。 例5.17 设计一个自动售饮料机的逻辑电路，它的投