原创力文档- 1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
- 2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
- 4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
- 5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
- 6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 7、VIP文档为合作方或网友上传，每下载1次， 网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
有限状态机的设
B.4: 单进程,多进程Moore型FSM的设计 在Moore机中，输出只与当前状态有关，而与输入信号无立即的关系，所以设计步骤简单。只要将设计的动作状况一状态图绘出，然后以枚举方式定义出它可能出现的所有状态，再配合process,if…then…else,case…is…when等语句，将其动作状态以行为模式描述出来。 --******************************* --* Parity Checker --* Filename : MOORE_2 --******************************* LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY MOORE_2 IS PORT ( CLK : in STD_LOGIC; RESET : in STD_LOGIC; X: in STD_LOGIC; Z: out STD_LOGIC; ); END MOORE_2 ； ARCHITECTURE MOORE_2 _arch OF MOORE_2 IS type State is(S3,S2,S1,S0); --状态有S3,S2,S1,S0四种 signal Present_ State: State; --当前状态 signal Next_ State: State; --下一个状态 BEGIN if RESET=‘1’ then Present_ State = S0 elsif CLK’event and CLK=‘1’then Present_ State=Next_ State ; end if; end process; process(Present_State,X) begin case Present_State is –以当前状态 when S0 = --处理以下语句 if X=‘0’ then Next_State=S0; else Next_State=S2; end if; Z=‘0’ ; --将状态图的变化状况以 when S2 = --行为模式加以描述。 if X=‘0’ then Next_State=S2; else Next_State=S3; end if; Z=‘1’ ; when S3 = if X=‘0’ then Next_State=S3; else Next_State=S1; end if; Z=‘0’ ; when S1 = if X=‘0’ then Next_State=S0; else Next_State=S2; end if; Z=‘1’ ; end case; End process; End MOORE_2 _arch 图 例B-3状态机的工作时序图 ELSE next_state = s0; --否则在下一CP后,REG的状态返回S0 END IF; END case; END PROCESS; END behv; ? VHDL综合器易于优化 ? 易构成性能良好的时序逻辑模块 ? 结构模式简单、层次分明、易读易懂、易排错 ? 运行模式类似于CPU，易于进行顺序控制 ?利用同步时序和全局时钟线可实现高速FSM ? 高可靠性，非法状态易控制 例1:某电路的方框图及状态图如图所示，利用VHDL语言设计此电路．
文档评论（0）