第8章 现代数字逻辑器件.pptVIP

9.3 现场可编程门阵列（FPGA） 9.3.3 FPGA的配置模式 3．外设配置模式 在外设配置模式下，FGPA器件将作为一个微处理器的外设，配置数据由微处理器提供，在微处理器的写脉冲和片选信号的控制下对FPGA进行数据配置。在CS0、CS1、CS2和WRT信号的控制下得到写周期，在每个写周期经数据总线通过FPGA芯片引脚D0～D7并行读入一个字节的配置数据(也可采用串行方式)，配置数据存入芯片内部的输入缓冲寄存器，在FPGA内部将并行配置数据变为串行数据。若FPGA信号RDY/BUSY输出高电平，表示一个字节的配置数据读完，输入缓冲器准备好，准备读入下一字节的配置数据。外设配置模式的电路如图9-45所示。 9.3 现场可编程门阵列（FPGA） 9.3.3 FPGA的配置模式 3．外设配置模式 图9-45 外设配置模式 9.3 现场可编程门阵列（FPGA） 9.3.3 FPGA的配置模式 4．从动串行配置模式 从动串行配置模式如图9-46所示。该模式为PC机或单片机系统加载FPGA配置数据提供了最简单的接口。串行数据DIN和同步配置时钟CCLK可以同时由一个PC机的I/O口提供，在时钟CCLK的控制下进行配置操作。在该模式中，FPGA在CCLK的上升沿从DIN输入脚接收串行配置数据，装入它的配置后，在CCLK的下降沿由DOUT输出该数据。这种配置模式可以把多个器件的DIN管脚和DOUT管脚串接起来，同时配置多个器件。如果将多个FPGA器件的DIN接在一起，把其中任何一个FPGA的DOUT反馈回PC机的I/O口，就可实现相同配置数据的加载操作。 9.3 现场可编程门阵列（FPGA） 9.3.3 FPGA的配置模式 4．从动串行配置模式 图9-46 从动串行配置模式 9.3 现场可编程门阵列（FPGA） 9.3.3 FPGA的配置模式 5．菊花链配置模式 在数字系统的应用设计中，单片FPGA不足以实现完整的系统功能时，可采用多个FPGA芯片。多个FPGA芯片可以用菊花链模式配置。菊花链模式是一种多芯片的配置信号连接方式，任何模式配置的LCA都支持菊花链。以主动模式配置的LCA可作为数据源，并可控制从属器件。图9-47所示，为一个主模式配置器件与两个从属配置器件。主模式器件读取外部存储器并开启其他器件的配置加载过程。在配置开始时,以一段起始码和一个长度码作为文件头的数据提供给所有的器件。长度码表示加载菊花链中各个器件所需的总周期数。 在加载长度码后，前面的器件加载它的配置数据时会提供一个高电平DOUT给后面的器件。当前面的器件加载完毕，而长度计数未达到预置数时，继续读存储器过程，数据经过前面的器件以串行方式从DOUT脚输出。同时，前面的器件也同时产生CCLK以同步串行输出数据。若处于主动模式，前面的器件则以EPROM取地址速率的8倍产生内部CCLK，如果是处于外设配置模式，则由片选和写选通信号来产生CCLK。 9.3 现场可编程门阵列（FPGA） 9.3.3 FPGA的配置模式 5．菊花链配置模式 图9-47 主并菊花链配置模式 9.3 现场可编程门阵列（FPGA） 9.3.3 FPGA的配置模式 6. FPGA的配置流程 在FPGA的配置之前，首先要借助于FPGA开发系统，按某种文件格式要求描述设计系统，编译仿真通过后，将描述文件转换成FPGA芯片的配置数据文件。选择一种FPGA的配置模式，将配置数据装载到FPGA芯片内部的可配置存储器，FPGA芯片才会成为满足要求的芯片系统。FPGA的配置流程如图9-48所示，包括芯片初始化、芯片配置和启动等几个过程。 当系统加电时，FPGA自动触发芯片的加电/复位电路，芯片开始进行初始化操作。初始化操作包括：清除芯片内部的可配置存储器；检测芯片引脚M0、M1和M2的状态，判断芯片的配置模式；将输出引脚设置成高阻状态。FPGA芯片内部设有延时电路，使芯片有足够的时间完成初始化操作。在芯片的配置过程中，如果检测到RESET的低有效信号，配置过程就会中断，芯片初始化操作重新开始。 9.3 现场可编程门阵列（FPGA） 9.3.3 FPGA的配置模式 6. FPGA的配置流程 图9-48 FPGA的配置流程 9.3 现场可编程门阵列（FPGA） 9.3.3 FPGA的配置模式 7. FPGA的设计流程 FPGA设计方法可以总结为一个简单的设计流程，Altera的Quartus II软件是全集成开发工具，完全支持这一设计流程。具体步骤如下。 （1）进行源文件的编辑和编译。首先需要将设计思路用文本方式或图形方式表达出来，进行排错编译，为进一步的逻辑综合做准备。常用的源程序输入方式有原理图输入方式和文本输入方式。 （2）进行逻辑综合和优化。将源文件经过一系列的操