第10章 可编程逻辑器件 (3).pptVIP

集成电路原理及应用 山东理工大学电气与电子工程学院 10.3 复杂可编程逻辑器件(CPLD) 10.3.1 CPLD的基本结构 10.3.2 CPLD常用器件型号 2. CPLD逻辑实现原理 现以一个简单的电路为例，具体说明CPLD是如何利用以上结构实现逻辑的。 ?CPLD实现 f 方式： 这种基于乘积项的CPLD基本都是由EEPROM 和Flash工艺制造的，一上电就可以工作，无需其他芯片配合。 10.3.2 CPLD常用器件型号 现以Xilinx的XC9500XL系列CPLD为例来说明该类器件的命名规则： 10.4 现场可编程逻辑器件(FPGA) 10.4.1 FPGA的基本结构 10.4.2 FPGA常用器件型号 10.4.1 FPGA的基本结构 采用查找表（Look-Up-Table)结构的PLD芯片我们称之为FPGA，查找表简称为LUT。LUT本质上就是一个RAM。 目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。 当用户通过原理图或HDL语言描述一个逻辑电路后，FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。 2. 基于查找表的FPGA结构 Spartan-3主要包括可配置逻辑模块(CLB)、I/O模块、块RAM、乘法器模块和数字时钟管理模块(DCM)。 在Spartan-3中，CLB是主要的逻辑资源，每个CLB包含4个Slice，并分为2组。 SLICEL减少了CLB的大小并降低了器件的成本。 ?SLICEM和SLICEL具有如下相同组件来提供逻辑、运算和ROM功能： 2个4输入查找表，F和G； 2个存储单元； 2个多功能乘法器，F5MUX和F6MUX； 运算逻辑。 3. 查找表结构的FPGA逻辑实现原理 仍以图10-3-4所示电路为例具体说明： A，B，C，D由FPGA芯片的管脚输入后进入可编程连线，然后作为地址线连到LUT，LUT中已经事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输出，这样组合逻辑就实现了。 4. CPLD与FPGA的选择 根据CPLD的结构和原理可知，CPLD分解组合逻辑的功能很强，一个宏单元就可以分解十几个甚至20～30多个组合逻辑输入。而FPGA的一个LUT只能处理4输入的组合逻辑。 因此CPLD适合用于设计译码等复杂组合逻辑。 但FPGA的制造工艺决定了FPGA芯片中包含的LUT和触发器的数量非常多，往往都是成千上万，CPLD一般只能做到512个逻辑单元，而且如果用芯片价格除以逻辑单元数量，FPGA的平均逻辑单元成本大大低于CPLD。 CPLD拥有上电即可工作的特性，而大部分FPGA需要一个加载过程。 所以，如果系统要可编程逻辑器件上电就要工作，那么就应该选择CPLD。 10.4.2 FPGA常用器件型号 下面以Xilinx的Spartan3E系列FPGA为例来说明该类器件的命名规则，如下图所示。 10.5 CPLD/FPGA器件的编程与开发 10.5.1 CPLD/FPGA器件的开发过程 10.5.2 CPLD/FPGA器件的配置方法 10.5.3 CPLD/FPGA应用举例 10.5.1 CPLD/FPGA器件的开发过程 10.5.2 CPLD/FPGA器件的配置方法 CPLD和FPGA都支持边界扫描 (JTAG) 模式，JTAG端口用于边界扫描测试、器件配置、应用诊断等，符合IEEE 1532/IEEE 1149.1规范。 每个CPLD/FPGA器件都有专用的JTAG端口，JTAG端口有4个引脚，具体描述见下表。 通过JTAG下载线将CPLD/FPGA器件与计算机连接起来，就可以将配置文件下载到器件里了，见下图。 图10-5-3给出一个系统中同时存在CPLD、FPGA和配置芯片时，JTAG连线的结构图，可以分别将对应的配置文件下载到这些器件里面。 10.5.3 CPLD/FPGA应用举例 下面是用Verilog硬件描述语言设计的时钟分频器程序，模块名为Div。 end else begin if (Counter 2) Counter = Counter + 1; else begin ClkOut = ~ClkOut; Counter = 0; end end end assign Ena = (Counter = = 2) ? 1: 0; endmodule 时钟分频器仿真波形 本章结束 图10-3-5 CPLD的逻辑实现 XC95144XL -