第10章 可编程逻辑器件.pptVIP

（一）OLMC的结构 三、OLMC的结构和输出组态 反馈数据选择器FMUX:主要用于选择不同来源的输入信号反馈到与阵列的输入端。FMUX的输入信号有 4 个来源： ① 来自 D 触发器的 Q 端；②来自本级的 I / O 端； ③来自相邻 m 单元 OLMC的输出； ④来自低电平 0 （地）。 （一）OLMC的结构 三、OLMC的结构和输出组态 输出数据选择器OMUX:主要用于控制输出是为组合输出还是寄存器输出。当 OM = 0 时，OMUX 选择异或门输出送到三态输出缓冲器的输入端，这时为组合输出方式；当 OM = 1 时，OMUX 选择 Q 送到三态输出缓冲器的输入端，这时为寄存器输出方式。 GAL16V8 的结构控制字寄存器有 82 位，其中有 64 位 是用于控制与阵列中的 64 个与门，其余 18 位用于控制 8 个 OLMC。 （二）GAL16V8 的结构控制字 GAL16V8 的结构控制字的组成 （二）GAL16V8 的结构控制字 GAL16V8 的结构控制字的组成 同步位 SYN : 只有 1 位，8 个 OLMC 共用，用于控制 OLMC 组合逻辑电路还是时序逻辑电路。 极性控制位 XOR (n)：共有 8 位，每个 OLMC 为 1 位，用于控制各个 OLMC 的输出极性。 结构控制位 AC0、AC1(n) : AC0 为 1 位，8 个 OLMC 共用； AC 1(n) 为 8 位，每个 OLMC 有 1 位。AC0、AC1(n) 与 SYN 配合使用，实现控制输出逻辑宏单元的输出组态。 （三）GAL16V8 的5 种输出组态 0 SYN 0 1 FMUX 组 态 0 1 P1 I/O（n) D OE TSMUX OMYX AC0 AC1(n) PTMUX 时序电路寄存器输出 时序电路，组合I/O 输出 组合电路专用 输出 组合电路专用输入,三态门禁止 组合电路双向I/O端 1 1 0 0 1 1 0 1 1 1 P1 D D D I/O（m) I/O（n) Q 0 P1 0 P1 P1 1 0 0 Q 寄存器输出 时序电路组合输出 专用组合输出 组合双向 I / O 专用组合输入 5 种输出结构的等效逻辑图 在用GAL器件进行电路设计时，OLMC的结构控制字寄 存器的设置是由开发系统软件自动完成的，不需人工设置。 只要用户的逻辑设计的描述正确，符合编程设计软件的要求， 开发系统在对设计源文件进行编译、器件选配时，将自动设 置结构控制字寄存器，而不需人工干预。 对GAL芯片的编程，是通过专用的编程器，在开发系统 软件的控制下完成的。 GAL芯片还提供了对输出寄存器预置和上电复位 功能，这样对电路初始化很方便。 说明 主要要求： 10.4　现场可编程门阵列 ( FPGA ) 掌握 FPGA 的结构特点。 FPGA 的 结 构框 图 　　FPGA 主要由可编程输入 / 输出模块 IOB ( Input/Output Block)、可编程逻辑模块 CLB ( Configurable Logic Block)和可编程互连资源 PIR ( Programmable Interconnect Resource) 三种可编程逻辑部件和存放编程数据的静态存储器 SRAM 组成。 一、 FPGA 的基本结构 FPGA 的 结 构框 图 10.5.1 FPGA 的基本结构 　　可编程逻辑模块 CLB分布在集成芯片中间，通过编程可实现组合逻辑电路和时序逻辑电路。系统主要功能由CLB实现。 　　可编程逻辑输入/输出模块 IOB 分布在集成芯片的四周，是内部逻辑电路和芯片外引脚之间的编程接口。 FPGA 的 结 构框 图 　　可编程互连资源PIR。提供了丰富的连线资源，用以实现CLB 模块之间、CLB与IOB之间的连接。 10.5.1 FPGA 的基本结构 FPGA 的 结 构框 图 10.5.1 FPGA 的基本结构 　　静态存储器 SRAM 用以存放内部 IOB、CLB和PIR的编程数据，并形成对 IOB、CLB和PIR的控制，从而完成系统逻辑功能。 系统掉电后， SRAM中数据会丢失，因此，每次系统通电后，都要把存放在EPROM中的编程数据重新装载到FPGA的SRAM中。重新装载过程可以由系统自动完成，也可由单片机控制完成。 二、 FPGA 的模块功能 CLB 原 理 框 图 　　通过组合逻辑电路编程，可产生 3 种不同的组合逻辑电路组态。触发器具有 3 种不同的时钟信号，触发器的置位和清除信号也有两种，通过编程加以取舍。 （