第8章 可编程逻辑器件.pptVIP

第八章 可编程逻辑器件 8.1 概述 现场可编程逻辑阵列FPLA 可编程阵列逻辑PAL 通用阵列逻辑GAL 可擦除的可编程逻辑器件EPLD 现场可编程门阵列FPGA A B C D P P=0 Y B P A D P Y P1 P3 P4 A A A EN A PLD电路中门电路的惯用画法 A B C D Y3 Y2 Y1 Y0 与 逻 辑 阵 列 或逻辑阵列 8.2 现场可编程逻辑阵列（FPLA） Y3 Y2 Y1 Y0 XOR S1 S2 S3 S4 FPLA的规格用输入变量数、与逻辑阵列的输出端数、或逻辑阵列的输出端数三者的乘积表示。例如82S100是一个双极型、熔丝编程单元的FPLA,它的规格为16×48×8,这就表示它有16个变量输入端,与逻辑阵列能产生48个乘积项,或逻辑阵列有8个输出端。 图中的X0R为输出极性控制编程单元。当X0R的熔丝连通时X0R=0,Y3、Y2、Y1、Y0与来自或逻辑阵列的输出S3、S2、S1、S0同相;当X0R的熔丝熔断以后XOR=1, Y3、Y2、Y1、Y0与S3、S2、S1、S0反相。 在上图的FPLA电路中不包含触发器,因此这种结构的FPLA只能用于设计组合逻辑电路。这种类型的FPLA也称为组合逻辑型FPLA。如果用它设计时序逻缉电路,则必须另外增加含有触发器的芯片。 A B C D Y3 Y4 Y5 Y6 J K R Q J K R Q J K R Q J K R Q J K R Q J K R Q Y2 Y1 G1 G2 G3 G4 G5 G6 Q1 Q2 Q3 Q4 Q5 Q6 M G7 G8 CLK I1 I3 I4 Y3 Y2 Y1 Y4 与逻辑阵列 或逻辑阵列 I2 乘积项 乘积项 乘积项 乘积项 8.3可编程阵列逻辑(PAL) 8.3.1 PAL的基本电路结构 I1 I3 I4 Y3 Y2 Y1 Y4 I2 8.3.2 PAL的几种输出电路结构和反馈形式 专用输出结构 可编程输入/输出结构 寄存器输出结构 异或输出结构 运算选通反馈结构 一、专用输出结构 Y 二、可编程输入/输出结构 I/O1 01 23 45 67 I/O2 I1 I2 C1 G1 C2 G2 Y S XOR 三、寄存器输出结构 I1 I2 D1 FF1 D Q D2 FF2 D Q CLK OE D1=I1 D2=Q1 移位寄存器 四、异或输出结构 I1 I2 D1 FF1 D Q D2 FF2 D Q CLK OE Y2 五、运算选通反馈结构 B A FF1 D Q CLK OE B 1 0 A B 8.3.3 PAL的应用举例 [例8.3.1]用PAL器件设计一个数值判别电路。要求判别4位二进制数DCBA的 大小属于0~5、6~10、11~15三歌曲件的哪一个之内。 十进制数 二进制数 Y0 Y1 Y2 D C B A 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 解： 8.4 通用阵列逻辑（GAL） 8.4.1 GAL的电路结构 移位寄存器 与逻辑阵列 与逻辑阵列 电子标签 电子标签 保留地址空间 PT63 PT32 PT31 PT0 0 31 32 33 59 60 61 62 63 结构控制字 〉 82位 SDO SDI SCLK 行 地 址 8.4.2 输出逻辑宏单元（OLMC） XOR(n) 0 1 P T M U X 11 10 T S M U X 01 00 AC0 AC1(n) VCC 0 1