计算机系统结构—第三章（存储系统）.ppt

分 块 本章内容 Cache存储系统Cache性能提高Cache性能降低缺失率编译优化 /* Before */ for (i = 0; i N; i = i+1) for (j = 0; j N; j = j+1) { r = 0; for (k = 0; k N; k = k+1) r = r + y[i][k]*z[k][j]; x[i][j] = r; } X[] i j Y[] i k Z[] k j Newer accesses Older accesses i循环一次，要读取矩阵z的所有N×N个元素，对矩阵y一行中的N个元素进行重复访问，对矩阵x一行中的N个元素进行写操作。 3 之 2 分 块 /* After */ for (jj = 0; jj N; jj = jj+B) for (kk = 0; kk N; kk = kk+B) for (i = 0; i N; i = i+1) for (j = jj; j min(jj+B-1,N); j = j+1) { r = 0; for (k = kk; k min(kk+B-1,N); k = k+1) r = r + y[i][k]*z[k][j]; x[i][j] = x[i][j] + r; } B为分块因子，B×B子矩阵都在Cache中。本技术是通过提高空间和时间局部性来减少缺失。 本章内容 Cache存储系统Cache性能提高Cache性能降低缺失率编译优化 3 之 3 通过并行性降低缺失代价/缺失率 本章内容 Cache存储系统Cache性能提高Cache性能 用非阻塞Cache减少Cache缺失暂停 指令和数据硬件预取 编译控制的预取 指令和数据硬件预取 本章内容 Cache存储系统Cache性能提高Cache性能通过并行性降低缺失代价/缺失率 思想 在处理器访问指令和数据之前就将它们预取到Cache或预取到可以比主存访问速度更快的外部缓冲区中。 提示 预取技术依赖于存储器带宽，编译器可以帮助减少不必要的预取。 2 之 1 例:指令硬件预取 本章内容 Cache存储系统Cache性能提高Cache性能通过并行性降低缺失代价/缺失率 例子 AXP21064微处理器在缺失时取两个块：被请求的块和其后紧挨着的块。被请求的块装入到指令Cache中，而预取的块被装入到指令流缓冲区中。如果某次被请求块在指令流缓冲区中找到，则原Cache请求被取消，块被从流缓冲区中读入，然后下一个预取请求被发出。 性能 Jouppi[1990]研究发现：对于容量为4KB、块大小为16B的直接映象指令Cache来说，大小为1块的指令流缓冲区可以捕捉到15%～25%的缺失；大小为4块的指令流缓冲区，命中率提高到大约50%，大小为16块提高到72%。 2 之 2 编译控制的预取 本章内容 Cache存储系统Cache性能提高Cache性能通过并行性降低缺失代价/缺失率 思想 利用编译器来插入预取指令，提前发出数据请求，可以将数据预取到寄存器（寄存器预取，例如：HP PA-RISC）或将数据预取到Cache（Cache预取，例如：MIPS IV、PowerPC、SPARC v.9）。 提示 循环是重要的目标；而且生成预取指令需要时间，必须注意这些开销不能超过收益。 降低Cache命中时间 本章内容 Cache存储系统Cache性能提高Cache性能 小而简单的Cache 在Cache索引过程中避免地址变换 流水Cache存取 跟踪Cache 三级存储系统 本章内容 存储系统的组织方式： 两个存储系统的组织方式 一个存储系统的组织方式 全Cache存储系统 两个存储系统的组织方式 本章内容三级存储系统 有“Cache-主存”和“主存-磁盘”两个独立的存储系统，这种结构也称为物理地址Cache存储系统。目前的大部分处理机均采用这种两级存储系统。 CPU 虚拟地址 MMU Cache 主存储器 主存物 理地址 数据或指令 CPU 虚拟地址 MMU Cache 主存储器 数据或指令 主存物理地址 存储管理部件 一个存储系统的组织方式 本章内容三级存储系统 将Cache、主存和磁盘组织在一起构成一个“Cache-主存-磁盘”存储系统，这种结构也称为虚拟地址Cache存储系统。如Intel公司