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数字系统设计基础实验报告 学院：计算机学院 班级： 031014班 姓名： 陈强 学号：实验一 基本逻辑门电路实验 一、实验目的 1.掌握TTL与非门，与或非门和异或门输入与输出之间的逻辑关系。 2.熟悉TTL中，小规模集成电路的外形，管脚和使用方法。 二、实验所用器件 1.二输入四与非门74LS00 1片 2.二输入四或非门74LS02 1片 三、实验内容 1.测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。 2.测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。 四、实验接线图及实验测试 1.测试74LS00逻辑关系 输入 输出 引脚1 引脚2 引脚3 L L 1 L H 1 H L 1 H H 0  结论：一个与非门当两个输入为高电平时输出为低电平，其它输入时输出为高电平。 2.测试74LS86逻辑关系 输入 输出 引脚1 引脚2 引脚3 L L 0 L H 1 H L 1 H H 0 结论：一个异或门当有两输入不同时，输出为高电平，当两输入相同时，输出为低电平。 实验二 组合逻辑电路部件试验 一. 实验目的： 掌握逻辑电路设计的基本方法； 掌握EDA软件工具MAX—PlusII的原理图输入方法； 掌握MAX—PlusII的逻辑电路编译、波形仿真的方法 实验内容： 内容：3-8译码器（74LS138）的波形仿真 器件：3-8译码器 3-8译码器原理图 3-8译码器波形图 2、设计一个2-4译码器（功能要求见真值表） 2-4译码器真值表 输 入 输 出 E A1 A2 Q0 Q1 Q2 Q3 I ∮ ∮ 1 1 1 1 0 0 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 表中E为允许使能输入端，A1、A2为译码器输入，Q0、Q1、Q2、Q3分别为输出，∮是任意状态。 2-4译码器原理图 2-4译码器波形图 3、设计并实现一个4位二进制全加器 （1）二进制全加器原理： 两个n位二进制数相加的加法运算电路是由一个半加器和（n-1）个全加器组成。它把两个n位二进制数（A,B）分别作为输入信号。产生一个(n+1)位二进制数作它的和数（Cn-1,S）。一个n位二进制加法器的方框图如下图所示。图中A和B是用来相加的两个n位输入信号，Cn-1,Sn-1,Sn-2,……S2,S1,S0是它们的和数。在该电路中对A0和B0相加用一个半加器，对其它位都用全加器。如果需要，串接这些电路以扩充相加的为数，那么它的第一级也必须是全加器。下图表示用全加器实现的加法器电路。 Cn-1 Sn-1 Sn-2 S2 S1 S0 加 法 器 …… 加 法 器 二进制加 法器原理图 … … An An-1 A A输入信号 B输入信号 下面是全加器的n位二进制加法原理图： Cn-1 Sn-1 Cn-2 Sn-2 C1 S1 C0 S0 C-1 C-1 Bn-1 Bn-2 B1 A1 B0 A0 （2）实验步骤： ①设计1位二进制全加器，其逻辑表达式如下： Sn=An eq \o\ac(○,+)Bn eq \o\ac(○,+)Cn-1 Cn=AnB0+Cn-1(An eq \o\ac(○,+)Bn) An是被加数， Bn是加数，Sn是和数，Cn是向高位的进位，Cn-1是低位的进位。 利用1位二进制全加器构成一个4位二进制全加器，进行仿真。 设计的原理图如下： 编译，进行波形仿真，得到如下波形: 实验三 组合逻辑电路部件实验 实验目的 掌握逻辑电路设计的基本方法； 掌握EDA软件工具MAX—PlusII的原理图输入方法 3 掌握MAX—PlusII的逻辑电路编译、波形仿真的方法 二．实验内容： 1.设计一个四选一的单元（数据选择器）电路 数据选择器又称输入多路选择器、多路开关。它的功能是在选择信号C1—Cm的控制下，从若干输入数据发（D1—Dn）