基于边界扫描的低功耗测试结构设计方法研究-测试计量技术及仪器专业论文.docxVIP

万方数据 万方数据 摘要 摘 要 边界扫描技术的提出给集成电路的测试带来极大方便，但由于边界扫描测试矢量 具有串行移位特点,且集成电路随着半导体技术的发展变得越来越复杂，导致测试功 耗迅速提高，从而对芯片造成一定甚至不可挽回的影响。本文以边界扫描测试结构为 研究对象，主要对扫描链及边界扫描测试矢量进行优化，以降低边界扫描测试功耗。 通过深入研究边界扫描 IEEE1149.1 标准及其原理，建模分析功耗来源，得出低 功耗模型，以此对现有测试结构进行优化和改进。本文对边界扫描链的优化主要包括： 边界扫描子链测试结构的提出，并且设计相关的优化配置模块；对边界扫描标准单链 重新划分，构成新的测试结构，减少边界扫描测试移位过程中的位通过率；提出边界 扫描子链配置原则，把标准扫描链中的边界扫描器件分配到各边界扫描测试子链中。 对边界扫描测试矢量的优化主要包括：对测试矢量进行预处理，填充其中的无关位， 减少边界扫描测试移位过程中的位翻转率；根据边界扫描子链测试结构对边界扫描测 试矢量重新配置，通过优化配置模块分配到不同的扫描子链。 通过软件平台仿真验证本设计结构，得出优化结果，并与边界扫描标准测试结构 以及同类参考文献的测试结构进行对比分析。验证结果表明：本文提出的边界扫描子 链测试结构有效的减少了位通过率 RBP(Rate of Bite Propagation)和位翻转率 RBO(Rate of Bite Overturn)，从而有效的降低了边界扫描测试的动态功耗和总功耗。 本文所做工作具有一定的创新性和实用性，对对边界扫描测试的发展也有积极的推动 意义。 关键字：边界扫描，子链测试结构，位通过率，位翻转率，动态功耗 Ⅰ Abstract Abstract The putting forward of Boundary Scan technology brings a great convenience to the test of Integrated Circuits. However, the test vectors of boundary scan have the characteristics of serial shift, and with the development of semiconductor technology, Integrated Circuits become more and more complex, which cause the test power consumption rapidly increased, and consequently bring certain or even irreversible impact on the chip. In this paper, the scan chain and boundary-scan test vectors are optimized to reduce the Boundary-Scan test power consumption in the Boundary-Scan test structures. Through deep researching into the boundary scan IEEE1149.1 standard and its principles, this paper established the model to analyze the power sources, then obtained lower power model, so as to optimize and improve the existing test structures. This paper optimized the boundary scan chain as follows: proposed the test structure of boundary scan sub-chain, and designed correlative optimization configuration module; redistricted the boundary scan single-chain in order to obtain the new test structure, which can decrease the Rate of Bite Propagation (RBP) in the process of boundary scan test shifting; proposed the configuration principles for boundary scan sub-chain