布斯乘法器软智财晶片之可测性设计研究.PDF

布斯乘法器軟智財晶片之可測性設計研究 “DFT for Soft IP of Modified Booth Multiplier” 計畫編號 ：NSC94 －2215 －E －182－003 － 執行期間 ：94 年8月 1日 至 95 年7月 31日 主持人：梁新聰中原大學電子工程學系助理教授 一、中文摘要 Booth multipliers of various sizes. The multipliers 系統單晶片通常包含著多種電路，在設計 consist of three parts: partial product generator (or 過程中 ，亦需兼顧這些電路之測試設計，目標 decoder), tree-like array adder, and final adder. 包括高障礙 涵蓋率、短測試時間 、測試電路少 Partial product generator can be designed in 佔額外面積及影響電路速度 、IEEE 1500標準相 behavioral or structural form. Two types of 容之測試環繞電路 、以及低功率之測試方法 tree-like array adders are considered, one with 等，但這些目標經常互相牽制著 ，造成設計及 Wallace tree and the other with carry save adder 測試準備時之困難 。此計畫以數種尺寸之改型 array. The final adder is a ripple carry adder. The 布斯乘法器為實驗電路 ，同時考慮其之設計及 additional circuit designed for testing purpose is 測試 。改良型布斯乘法器可分成三個部份 ：部 expected to affect as less as possible on the 份乘積之產生器或解碼器( ) 、樹狀加總電路 、以 multiplier. It includes a BIST circuit and a test 及末端加總電路 。部份乘積產生器以行為模式 wrapper to build up the prototype of a soft IP. 及結構模式兩種描述方式設計 。樹狀加總電路 三、計畫的緣由與目的 也以兩種型式設計 ，一為Wallace Tree 架構 ，另 一為CSA陣列設計 。末端加總電路選用濾波進 單晶片系統 (SoC)已成為現今許多電路考 位加法器 。周邊測試電路盡可能不影響原有電 慮