08强化班教案7(时序逻辑电路).ppt

计算机结构与逻辑设计 强化班08级 错误情况 对S、R功能不清楚，有的弄反了； 对时钟触发特性不清楚,状态随D信号变化 每个时钟周期一个状态 有的将时钟的触发边沿弄反了； 最多的错误是在S、R 作用以后，时钟作用沿到来之前的状态画得不对； 在S=R=0（保持）期间，没有时钟信号的有效边沿作用，状态就不改变 门电路靠什么实现高、低电平？ 门电路靠什么实现高、低电平？ 缺点 既要能线与又要保持电路的特点 一，复习题（思考题） 时序逻辑电路与组合电路的区别 电路结构 行为特征 P.402,题3.21 哪些是组合电路 哪些是存储器 什么是外输出?内输出? 外输入?内输入? 输出方程? 激励方程? 状态方程? 时序逻辑电路的描述方法有哪些?其核心是什么? 怎样理解状态？ 状态就是在一组输入信号作用后（不是作用时），新输入信号未作用时，电路的自身的行为表现 状态就是电路所记忆住的东西 状态表现为由各触发器状态按一定顺序排列成的一组代码 组合电路无所谓状态 最简单的存储器件是什么?其存储作用体现在何处? 时序逻辑电路的分析方法 P.402,题3.21 同步时序电路中，通常是每个时钟周期一个状态，由电路的当前输入和当前的状态确定下一个周期的状态。 输出指的是电路的当前输出，而不是下一个周期的输出 另一种分析方法 不用状态真值卡诺图而用状态转换真值表 不用状态图而用状态表 移位寄存器的特征是什么？ 阅读MSI器件功能表要注意什么问题？ 控制端—— 功能 有效电平 与时钟同步否？ 优先关系 读功能表的方法—— 先从最特殊的行读起 移位寄存器的语言描述 移位寄存器的级联方法的要点是什么？ 试列举移位寄存器的应用 自学内容 自学范围—— 第三章 § 3.4.3~ § 3.8 重点: § 3.4, § 3.5 , § 3.7 自学内容(思考题) § 3.4.3 为什么说计数器的特点是一个“环”? 对计数器的4个定语如何理解? 集成计数器的集联有哪些方法?计数器的进位信号为什么在计至最大数(例如9或15）时产生?这与逢10进一或逢16进一有无矛盾？ 综述集成计数器的功能和应用　 § 3.6, § 3.7, 何谓状态等价？何谓状态编码？ 用中规模集成电路设计时序逻辑电路的思路？ § 3.8, CPLD有哪些优点?怎样理解CPLD的灵活性? 参考练习题 基本题 3.42～3.50; 3.52～3.71 扩展题 351，372，373 P.409 3.41 P.402 3.29 输入 输出 外输入 内输入（现态） 外输出 内输出（次态） 输入 输出 A Qn Z Qn+1 0 0 0 1 1 0 1 1 输出方程： Z = A ⊕ Q = A Q + A Q 激励方程： J = A ⊕ Q = A Q + A Q K = J 状态方程： Qn+1 = J Qn + K Qn = J Qn + J Qn = J = A Qn + A Qn 0 1 1 0 1 0 0 1 PS NS，Z X=0 X=1 0 1 1，0 0，1 0，1 1，0 寄存器 串 CR M1 M0 CP DSR DSL D1 D2 D3 D4 Q1n+1 Q2n+1 Q3n+1 Q4n+1 0 × × × × × × × × × 0 0 0 0 1 × × 0 × × × × × × Q1n Q2n Q3n Q4n 1 0 0 ? × × × × × × Q1n Q2n Q3n Q4n 1 0 1 ? 0 × × × × × 0 Q1n Q2n Q3n