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一位全减器的VHDL设计 理工学院03电信（2）班 黄金凤 030303074 实验目的 熟悉Max+PlusII和GW48EDA开发系统的使用； 掌握一位半减器的VHDL设计； 掌握一位半减器构建一位全减器的方法； 元件例化语句的使用。 二．实验原理 由两个半减器和一个或门构成一个全减器。首先，一位半减器的逻辑表达式： 输 入 输 出 x y diff s_out 0 0 0 0 0 1 1 1 1 0 1 0 1 1 0 0 表一. 半减器的真值表 其次,一位全减器的逻辑表达式: 输 入 输 出 sub_in s_out diff diffr sub_out 0 0 0 0 0 0 0 1 1 0 0 1 0 0 1 0 1 1 1 1 1 0 1 0 0 1 1 0 1 1 1 1 1 0 1 表二.一位全减器的真值表 根据上述的真值表了解半减器和全减器,并设计出VHDL的程序。 描述半减器的VHDL的程序如下: ENTITY halfsub IS??? PORT(A,B:IN BIT; ?????????????? T,C:OUT BIT);END halfsub;ARCHITECTURE halfsub_arc OF halfsub IS???? BEGIN???????? PROCESS(A,B)??????????BEGIN?????????????T= A XOR B AFTER 10 ns; C = (NOT A) AND B AFTER 10 ns; END PROCESS;END halfsub_arc; 其波形图如下： 描述或门的VHDL程序如下： ENTITY orgate IS?????????? PORT(A1,B1:IN BIT;???????????????? O1:OUT BIT);??????????? END orgate;?????? ARCHITECTURE orgate_arc OF orgate IS ??????????? BEGIN?????????????? O1= A1 OR B1;?????? END orgate_arc; 然后设计全减器, 以一些中间信号temp_T,temp_c1和temp_c2, 将两个半减器，一个或门的端口连接起来形成对全减器的结构描述。图10-5(b)所示虚线框有各元件之间的连线命名。下面是全减器的VHDL程序描述： ENTITY fullsub IS?????? PORT(I1,I2,C_IN:IN BIT;??????? FT,C_OUT:OUT BIT);?? END fullsub;?? ARCHITECTURE fullsub_arc OF fullsub IS??????? SIGNAL temp_T,temp_c1,temp_c2:BIT;?????? COMPONENT halfsub??????????? PORT(A,B:IN BIT; T,C:OUT BIT);?????? END COMPONENT;?????? COMPONENT orgate ??????????? PORT(A1,B1:IN BIT; O1:OUT BIT);?????? END COMPONENT;??? BEGIN??????? U0:halfsub PORT MAP(I1,I2,temp_T,temp_c1);??????? U1:halfsub PORT MAP(temp_T,C_IN,FT,temp_c2);??????? U2:orgate PORT MAP(temp_c1,temp_c2,C_OUT);? END fullsub_arc; 其波形图如下： 三.实验步骤 1．打开Max+PlusII软件，启动File/New菜单命令，选择Text Editor File，点击OK； 2．在空白文件中输入如上的实验原理描述半减器的VHDL的程序，并保存。 3．在菜单File/Save As中键入文件名“halfsub.vhd”, 点击OK； 4.启动Max+PlusII/Compiler,点击