大学计算机组成原理 第3章 存储系统2.ppt

郑州大学信息工程学院 第3章 存储系统 郑州大学信息工程学院 李向丽 第3章 存储系统 3.5 并行存储器 由于CPU和主存储器之间在速度上是不匹配的，这种情况便成为限制高速计算机设计的主要问题。为了提高CPU和主存之间的数据传输率，除了主存采用更高速的技术来缩短读出时间外，还可以采用并行技术的存储器。 1.双端口存储器的逻辑结构 双端口存储器：? 是指同一个存储器具有两组相 互独立的读写控制线路,是一种高速工作的存储器。 ??? 它提供了两个相互独立的端口，即左端口和右端 口。两个端口分别具有各自的地址线、数据线和控制 线，可以对存储器中任何位置上的数据进行独立的存 取操作。　 2.无冲突读写控制 当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。 当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制(CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平有效)打开输出驱动器，由存储矩阵读出的数据就出现在I/O线上。 表3.5　　无冲突读写控制 有冲突读写控制 当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。在这种情况下，片上的判断逻辑可以决定对哪个端口优先进行读写操作，而对另一个被延迟的端口置BUSY标志(BUSY变为低电平)，即暂时关闭此端口。 3.4.2多模块交叉存储器 1.存储器的模块化组织 　　通常，一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块有两种安排方式：一种是顺序方式，一种是交叉方式。 　　顺序方式：模块中的地址是连续的。高位地址选择不同的模块,低位地址指向模块内存储字。 某个模块进行存取时，其他模块不工作； 某一模块出现故障时，其他模块可以照常工作； 通过增添模块来扩充存储器容量比较方便。 但由于各模块串行工作，存储器的带宽受到了限制。 一、顺序方式 如,M0－M3共四个模块，则每个模块8个字 顺序方式 M0：0—7 ????????????? M1：8－15 ????????????????? M2：16－23 ????????????????? M3：24－31 5位地址组织如下： X X??? X X X 高位选模块，低位选块内地址 　　交叉方式特点： 连续地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。 地址码的低位字段经过译码选择不同的模块,而高位字段指向相应模块内的存储字。 这种方式对连续字的成块传送可实现多模块流水式并行存取，因而可大大提高存储器的带宽。 2.多模块交叉存储器的基本结构 　　每个模块各自以等同的方式与CPU传送信息。CPU同时访问4个模块，由存储器控制部件控制它们分时使用数据总线进行信息传递。是一种并行存储器结构。 [定量分析]： 设模块字长等于数据总线宽度，模块存取一个字的存储周期为T，总线传送周期为τ，存储器的交叉模块数为m，为了实现流水线方式存取，应当满足?： T=mτ???（m=T/τ称为交叉存取度） ??? 交叉存储器要求其实际模块数m必须大于或等于m，以保证启动某模块后经mτ时间再次启动该模块时，它的上次存取操作已经完成。这样，连续读取m个字所需的时间为： t1=T+(m-1)τ ???? 而顺序方式存储器连续读取m个字所需时间为t2=mT。可见，交叉存储器的带宽大大提高了。 【例5】 设：存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期τ=50ns。问顺序存储器和交叉存储器的带宽各是多少? 【解】： 顺序和交叉存储器连续读出m=4个字的信息总量都是： q=64位×4=256位 顺序和交叉存储器连续读出4个字所需的时间分别是： 　　t2=mT=4×200ns=800ns=8×10-7s; 　　t1=T+(m-1)τ =200ns+3×50ns=350ns=3.5×10-7s 　　顺序存储器和交叉存储器的带宽分别是： 　　W2=q/t2=256÷(8×10-7)=32×107［位/s］; ??? W1=q/t1=256÷(3.5×10-7)=73×107［位/s］ 3.二模块交叉存储器举例 DRAM存储器读/写周期时，在行选通信号RAS有效下输入行地址，在列选通信号CAS有效下输入列地址。 如果是读周期，此位组内容被读出； 如果是写周期，将总线上数据写入此位组。 刷新周期是在RA