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2019-03-05 发布于湖北
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SOC芯片可测试设计规范.pdf

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SOC芯片项目组 SOC 芯片可测试性设计规范 SOC 项目组 Version 3.0 2005-03 Page 1 of 19 SOC芯片项目组目录一、基于扫描链的数字电路可测性设计规则 4 二、存储器的可测性设计规则 12 三、低功耗的可测试设计规则 16 一）数字逻辑部分的低功耗扫描电路设计规则 16 二）嵌入式存储器的低功耗可测试性设计 18 Page 2 of 19 SOC芯片项目组 Revision Table Revision Date Contents of Modification Editor 2005-03-04 基本形成数字逻辑、内存可测试性设计规范郑朝霞邹连英 2005-03-10 增加 BIST 控制器邹连英 2005-03-15 增加低功耗可测试性设计规则部分陈朝阳 Page 3 of 19 SOC芯片项目组一、基于扫描链的数字电路可测性设计规则数字核通常采用基于扫描链的可测性设计方法。如图 1 示，基于扫描链的设计就是将电路中的普通触发器替换为具有扫描功能的扫描触发器，并将这些扫描触发器连接起来形成扫描链的一种设计方法，包括两个过程即扫描触发器替换过程和扫描链的连接过程。为了使所设计出的数字核能够顺利进行最终的自动测试（ATPG ），需要在设计过程中遵循一定的可测性设计规则。 D Q 组合逻辑 D Q DFF DFF CLK CLK （a ）没有扫描链设计 Q D Q D 组合逻辑 SI SI SDFF SDFF SE Q SE Q CLK CLK （b ）增加扫描链设计图 1 扫描链链接示意图 • 避免内部生成时钟如果一个设计中包含内部生成的时钟，则会大大降低整个电路的测试覆盖率，这是