组合电路设计..ppt

第六章 面向仿真和综合的VHDL设计描述 在可编程ASIC设计过程中 仿真和综合是两个功效不同的过程 仿真是验证,而综合是生成。 如果由设计要求到设计实现的整个过程，是靠人工完成，通常简单地称之为设计。 如果依靠EDA工具软件自动生成，则通常称之为综合。 在VHDL设计中 可以用行为、RTL和结构化三种描述方式 对一个硬件系统进行不同风格的描述。 在当前情况下，采用RTL、结构化描述的VHDL语言程序可以进行逻辑综合。 而采用行为描述的VHDL程序，大部分只能用于系统仿真，少数的也可以进行逻辑综合。 §6.1 面向仿真的VHDL设计描述 所谓仿真（即模拟:Simulation） 是从电路的描述（语言描述或图形描述）抽象出模型，然后将外部激励信号或数据施加于此模型，通过观察该模型在外部激励信号作用下的反应来判断该电路系统是否能实现预期的功能。 仿真方法是目前最常用的验证方法，根据不同的电路级别，有不同的模拟工具。 通常 仿真是对电路设计的一种间接的检测方法，对电路设计的逻辑行为和运行功能进行模拟测试，可以获得许多对原设计进行排错、改进的信息。 对于利用VHDL设计的大型系统，能进行可靠、快速、全面的仿真测试尤为重要。 验证的目的有三个： 电路设计都需要进行验证，验证的目的如下： 验证原始描述的正确性； 验证设计结果的逻辑功能符合原始规定的逻辑功能； 验证设计结果中不含有违反设计规则的错误。 对于纯硬件的电路系统 如纯模拟或数字电路系统，其仿真较简单，设计者可以对它们作直接的硬件系统测试。 但是，如果发现有问题，特别是当问题比较大或根本无法运行时，就只能全部推翻从头开始设计。 对于具有微处理器的系统 如单片机系统，可以在一定程度上进行仿真测试。如果希望得到可靠的仿真结果，通常必须利用单片机仿真器进行硬件仿真，以便了解软件程序对外围接口的操作情况。 这类仿真耗时长，成本高，而且获得的仿真信息不全面。 因为单片机主要是对软件程序的检测和排错，对于硬件系统中的设计问题和错误则难以检查，这种方法通常只适用于小系统的设计调试。 利用VHDL完成的系统设计的电路规模 往往达到数万、数十万乃至上千万个等效逻辑门构成的规模。 显然，必须利用先进的仿真工具才能快速、有效地完成所必需的测试工作 基于EDA工具和FPGA的关于VHDL设计的仿真有多种形式 如VHDL行为仿真、时序仿真以及硬件仿真等。 VHDL行为仿真：这是进行系统级仿真的有效工具，它既可以在早期对系统的设计可行性进行评估和测试，也可以在短时间内以极低的代价对多种方案进行测试比较、系统模拟和方案论证，以获得最佳系统设计方案： 时序仿真 可获得与实际目标器件电气性能最为接近的设计模拟结果， 但由于针对具体器件的逻辑分割和布局布线的适配过程耗时过大， 不适合大系统进行仿真： 硬件仿真在VHDL设计中也有其重要地位 最后的设计必须用硬件电路实现 硬件仿真的工具除必须依赖EDA软件外 还依赖于良好的开发模型系统和规模比较大的SRAM型FPGA器件。 一项较大规模的VHDL系统设计的最后完成 必须经历多层次的仿真测试过程，其中将包括： 1、针对系统的VHDL行为仿真 2、分模块的时序仿真和硬件仿真 3、直至最后系统级的硬件仿真。 VHDL源程序可以直接用于仿真。这是VHDL的重要特性。完成VHDL仿真功能的软件工具称为VHDL—仿真器 目前PC机上流行的VHDL仿真器 有Model Technology公司的ModelSim Aldec公司的Active—VHDL等， 这些软件都可以在Windows 上运行 VHDL仿真的一般过程如图6-1所示 工程上 VHDL仿真类型可分为 功能仿真（或称：前仿真） 和时序仿真（或称：后仿真） 功能仿真： 是在未经布线和适配之前，使用VHDL源程序综合后的文件进行仿真 时序仿真 则是将VHDL设计综合之后，再由FPGA／CPLD适配器(完成芯片内自动布线等功能)，映射于具体芯片后得到的文件进行仿真。 目前大规模IC器件供应商提供的大多数适配器都配有一个输出选项功能，可以生成VHDL网表文件，用户可用VHDL仿真器针对网表文件进行仿真。 VHDL网表文件 实际上也是VHDL程序，不过程序中只使用门级元件进行低级结构描述。 门级电路网络完全根据适配器布线的结果生成，因此，VHDL网表文件中包含了精确的仿真延时信息，因而仿真的结果将非常接近实际。 当设计者描述或设计了一个电路时 需要验证其正确性 对大规模集成电路 一般分阶段自上而下地进行 每一个阶段都要进行正确性验证 以保证设计中的错误早期发现、早期消除 否则将造成不可弥补的损失。 §6.2 面向综合的VHDL设计描述 综合： 就是针对给定的电路应实现的功能和实现此电路