Verilog精简指令集计算机.pptxVIP

Verilog HDL精简指令集计算机;简介;RISC CPU结构 ;主要特征： 8位数据、13位地址、8条指令，每条指令8Tclk;1)??HLT停机操作。该操作将空一个指令周期，即8个时钟周期。 2)??SKZ为零跳过下一条语句。该操作先判断当前alu中的结果是否为零，若是零就跳过下一条语句，否则继续执行。 3)??ADD相加。该操作将累加器中的值与地址所指的存储器或端口的数据相加，结果仍送回累加器中。 4)??AND相与。该操作将累加器的值与地址所指的存储器或端口的数据相与，结果仍送回累加器中。 5)??XOR异或。该操作将累加器的值与指令中给出地址的数据异或，结果仍送回累加器中。 6)??LDA读数据。该操作将指令中给出地址的数据放入累加器。 7)??STO写数据。该操作将累加器的数据放入指令中给出的地址。 8)??JMP无条件跳转语句。该操作将跳转至指令给出的目的地址，继续执行??? RISC_CPU是8位微处理器，一律采用直接寻址方式，即数据总是放在存储器中，寻址单元的地址由指令直接给出。这是最简单的寻址方式。 ;控制器在clk1下降沿输出控制信号。PC随inc_pc上升沿动作(即clk1下降沿） 其它部件在clk1上升沿动作。即在Ti中间输出控制信号，在Ti结束时动作。 如取高8位指令：rd=1,load_ir=1,而ir锁存在T1上升沿锁存