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ISE使用说明 - ISE的使用说明 启动桌面上名为Project Navigator的ISE软件图标，进入ISE开发系统如图所示。 在上拉菜单file栏打开，单击New project选项，开始新建一项工程。 如果想打开已有的ISE工程文件（文件格式为*.npl）,则单击open project选项。 下面我们将以一个包括了24进制和60进制计数器的复合计数器的VHDL程序为例，来说明ISE的具体使用。首先单击New project选项，出现如图所示对话框： 在Project name一栏填上工程文件名，我们在此工程名命名为counter，放在目录F:\teacher_li下。 下一步，进行可编程器件型号的选择以及设计流程的设置。在器件型号栏有Device family ，Device （型号），封装，speed grade，可以根据实验平台所用的可编程逻辑器件分别设置相应选项。对话框下半部分是对设计语言和综合仿真工具的选择。 然后下一步，采用默认设置，完成了New Project Information的设置。如图所示： 单击“完成”按钮，进入到如下对话框： 在Source in Project一栏，选择菜单Module View选项，在工程名counter的图标位置单击右键，出现如下对话框。 New Project ：新建一项文件，单击new Project图标，出现的对话框包括了以下选项：新建IP核，电路设计，状态机，新建测试波形，用户文档，Verilog编写文件， Verilog测试文件，VHDL库，VHDL编写文件，VHDL包，VHDL测试平台。 Add Source ：添加一项已经存在的文件。 本例中，首先选择VHDL Module项，我们file name命名为count。 下一步，进行管脚信号名称，位数和方向的设置。如下所示： 设置好相关管脚后，下一步： 单击“完成”。 上面对话框就是VHDL Module的编写界面，我们在此文档编写了如下的VHDL代码： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components. --library UNISIM; --use UNISIM.VComponents.all; entity count is Port ( reset: in std_logic; flag : in std_logic; clk: in std_logic; counter:out std_logic_vector(5 downto 0)); end count; architecture Behavioral of count is signal count:std_logic_vector(5 downto 0); signal flag1:std_logic; begin counter=count; process(reset,clk) begin if reset=1 then count=000000; flag1=0; elsif clkevent and clk=1 then flag1=flag; --flag状态切换时，将计数器清零； if (flag=0 and flag1=1) or (flag=1 and flag1=0) then count=000000; elsif flag=0 and flag1=0 then -- flag=0 ,则进行24进制计数 if count23 then count=count+1; elsif count=23 then count=000000; end if; elsif flag=1 and flag1=1 then -- flag=1 , 则进行60进制计数 if count59 then count=count+1;