基于DDS＋PLL的高速跳频器设计.pdfVIP

ELECTRONICS WORLD ・探索与观察 基于DDS+PLL的高速跳频器设计 上海航天电子技术研究所 秦建新 王春华 王敏昊 【摘要】 频率合成器是跳频通信 系统的重要组成部分，其好坏完全决定 了系统本身的性能。频率合成器的性能需要一 系列指标来表征 ，主要 有跳频速率、频率范围、频率分辨率等。本设计选定以DDS+PLL的设计方案 ，加 以硬件 电路的合理设计和软件的协调控制 ，达到频率合成 器的高速跳频要求。 【关键词】 频率合成器；高速跳频 ；DDS；PLL 的工作空间， 。 1 实现跳频器的关键问题 实际电路采用HC4040 （12bit）计数器和CD （EPROM ）组成 了一个PN码电路，见图2 。 1)跳频速率。跳频速率是跳频系统的主要性能指标，跳频速率 和由它产生的频率数是对系统性能起决定性作用的两个量。若频率 转换要求是快速的，则要求转换时间短，而相对太长的频率转换时 间将会造成信息的损失，严重降低传输质量。[1] 2)频率范围。频率范围是指频率合成器输出频率的变化范围， 也可以定义为频率覆盖系数。 3)频率分辨率。频率合成器的频率分辨率即指输出信号的频率 间隔。 4)跳频图案。跳频图案是由伪码控制跳频频率合成器来实现 的。跳频图案采用最长线性移位寄存器序列m序列，这种序列易于 产生，并具有优良的自相关特性，在跳频系统中用来控制跳频系统 图2 PN码电路 [2] 4.2 DDS电路设计 的频率合成器，组成随机跳频图案。 采用并行送数据模式，最高时钟频率选择为300MHz ，这样在 2 实现方案及基本参数 11.52~30.72MHz的低频段输出时，由于DDS相位舍位带来的频率杂 散分量对输出频谱纯度的影响很小，在通过后面的低通滤波器送入 设计一个以DDS作为参考频率源的PLL跳频频率源合成器，跳 PLL环路，频谱很纯净。 频功能由单片机接口直接控制DDS 的频率字来实现，见图1。其中， 设定DDS 的频率步进速率为9.7kHz 。选用单片机AT89C51给DDS DDS 时钟频率fc ：300MHz ；DDS输出频率fDDS ：11.52~30.72MHz； 送数，整个电路用AT89C51 的P3端口并行送入40位频率/相位控制字给 PLL鉴相频率fr ：0.1~0.24MHz ；输出频率fo ：30~80MHz 。 AD9852 。在AD9852 的IOUT1 口送出11.52~30.72MHz的频率。 最低跳频次数设计指标：1000hop/s。 4.3 低通滤波器（LPF）设计 为了使输出的频率不受高频谐波的干扰，所以选用了两级的 π形LC低通滤波器。其动态范围宽，为0~83MHz ；增益高，为 83MHz时仅衰减1.4dB；输入、输出阻抗为50 Ω，见图3 。 图1 实现跳频合成器的方案 3 主要芯片的选择 DDS 电路：选用AD9852 （该芯片具有48bit相位累加器，内含 4~20倍参考时钟频率器，在300MHz时钟信号驱动下相位可调）。[3] 图3 低通滤波器电路图 鉴相器：选用MC145152 （