基于FPGA∕Nios-Ⅱ的矩阵运算硬件加速器设计.pdfVIP

第25卷第4期 电子测量与仪器学报 Vo／．25No．4 2011年4月 JoURNALoFELECTRoNlcMEASUREMENTANDlNSTRUMENT ·377· DOI：10．3724／SP．J．1187．2011．00377 许芳1’2席毅2陈虹1，2靳伟伟2 (1．吉林大学汽车动态模拟实验室，长春130025；2．吉林大学控制科学与工程系，长春130025) 摘要：针对复杂算法中矩阵运算量大，计算复杂，耗时多，制约算法在线计算性能的问题，从硬件实现角度，研究基于 FPGA／Nios—II的矩阵运算硬件加速器设计，实现矩阵并行计算。首先村{据铕阵运算的算法分析，设计了矩阵并行计算的硬件实 II主处理器 现结构，并在Modelsim中进行功能模块的仿真，然后将功能模块集成一个自定制组件，并通过Avalon总线与Nios 通信，作为硬件加速器。最后在FPGA芯片中构建SoPC系统，并在AlmraDE3开发板中进行矩阵实时计算测试。测试结果验 证了基于FPGA／Nios．Ⅱ矩阵运算硬件加速器的正确性、可行性以及较高的计算性能。 关键词：FPGA／Nios．II；矩阵运算；硬件加速器；并行计算；实时测试验 中图分类号：TP273 文献标识码：A 国家标准学科分类代码：510．加 and ofmatrixhardwareaccelerationbasedonFPGA，Nios-lI Designimplementation Xu 10 XiYi2Chen JinWeiwei‘ Fang Hon910 (1．State ofAutomobileSimulation，Jilin 130025，China； KeyLaboratory Dynamic University,Changchun of Scienceand 1 Control 30025，China) 2．Department Engmeedng，JilinUniversity,Changchun Abstract：Duetothe ofmatrixin 011-line of complexcomputation manyalgorithms，thecomputationalperformance on islow．Tosolvethe anovelschemebasedFPGA／Nios-lhothehardware algorithm problem,thispaperproposes implement accelerationofmatrix tothe structureofmatrix is operation．Accordingalgofithmanalysis，parallelcomputation operation are functionverificationinModelsim,functionalmodules intoacustom custom designed．After integrated component．The whichisu