三人表格决器,多功能计数器的设计.docVIP

课程设计目的和任务 课程设计目的：本次课程设计是在学生学习完数字电路、模拟电路、电子设计自动化的相关课程之后进行的。通过对数字集成电路或模拟集成电路的模拟与仿真等，熟练使用相关软件设计具有较强功能的电路，提高实际动手，为将来设计大规模集成电路打下基础。 课程设计任务：（1）设计设计一个多功能计数器。4位增1/减1计数器：当输入信号UP等于1 时计数器增1；当输入信号UP等于0时计数器减1，并且有异步清零的功能。 （2）设计一个三人表决器，判断规则为一个主裁判和两个副裁判，若主裁判同意则可以通过，若两个副裁判同意也可以通过。 二．分析与设计 1.设计任务与分析 （1）多功能计数器主要实现的是对计数器的控制，可以通过输入来控制计数器的加减，清零，同时计数器为时序逻辑电路，所以必须加入时钟控制信号，通过时钟信号的上升沿或者下降沿来控制计数。 （2）根据题目可以知道要有三个输入和一个输出，是一个简单的组合逻辑函数。想要实现这一功能必须要列出输入和输出的逻辑关系，然后根据这一逻辑关系得出逻辑电路，然后编出源代码进行仿真。 2、设计方案论证 （1）本题设计的是4位异步清零计数器。首先是输入输出的设置，利用一个输入控制计数器的加减计数，用另一个输入控制计数器的清零端，用脉冲信号作为时钟信号控制计数器计数，最后输出计数值。同时还应设置进位输出端，当计数超过十六时输出进位信号。其次是逻辑的实现，通过触发器等基本器件就可以实现这一功能，最后是编程的实现部分，利用VHDL编程相对Verilog简单，首先定义一个实体，规定好所有的输入输出端口，然后再定义一个结构体来实现具体的功能，结构体中要定义时钟脉冲信号，利用多重选择结构来实现电路的功能：首先判断rst，因为rst为异步清零端，所在选择结构的最外层，独立于clk之外，若其有效，则直接置零，其次在脉冲有效的前提下看使能端是否有效，若有效则可正常计数，否则不能正常计数，最后通过判断sum是否超过计数范围来看是否有进位输出。 （2）本题设计的是主副裁判表决器。首先，三个输入共有八种组合，输出为一个，根据这八种组合来列出真值表，得出输出和输入的函数关系，并根据这个逻辑关系设计出电路。其次就是程序的实现，利用VHDL来实现，先定义一个实体，列出所有的输入输出端口，然后定义一个结构体来实现具体的功能，利用选择语句来实现，当输入的组合使得输出为1时Y置1，否则为0。 3、详细设计 （1） = 1 \* GB3 \* MERGEFORMAT ①设置输入的对应关系up为计数器加减的控制端，加法计数时为1，减法计数时为0，str为清零控制端，清零时为0，否则为1；sum为计数输出，为四位二进制数，clk为时钟脉冲，上升沿有效，cout为进位输出，有进位输出时为1，否则为0。 = 2 \* GB3 \* MERGEFORMAT ②列出真值表 clk up str Sum3 Sum2 Sum1 Sum0 co × × 0 0 0 0 0 0 ↑ 1 1 0 0 0 1 0 ↑ 1 1 0 0 1 0 0 ↑ 1 1 0 0 1 1 0 ↑ 1 1 0 1 0 0 0 ↑ 1 1 0 1 0 1 0 ↑ 1 1 0 1 1 0 0 ↑ 1 1 0 1 1 1 0 ↑ 1 1 1 0 0 0 0 ↑ 1 1 1 0 0 1 0 ↑ 1 1 1 0 1 0 0 ↑ 1 1 1 0 1 1 0 ↑ 1 1 1 1 0 0 0 ↑ 1 1 1 1 0 1 0 ↑ 1 1 1 1 1 0 0 ↑ 1 1 1 1 1 1 1 clk up str Sum3 Sum2 Sum1 Sum0 co × × 0 0 0 0 0 0 ↑ 1 1 1 1 1 1 1 ↑ 1 1 1 1 1 0 0 ↑ 1 1 1 1 0 1 0 ↑ 1 1 1 1 0 0 0 ↑ 1 1 1 0 1 1 0 ↑ 1 1 1 0 1 0 0 ↑ 1 1 1 0 0 1 0 ↑ 1 1 1 0 0 0 0 ↑ 1 1 0 1 1 1 0 ↑ 1 1 0 1 1 0 0 ↑ 1 11 0 1 0 1 0 ↑ 1 1 0 1 0 0 0 ↑ 1 1 0 0 1 1 0 ↑ 1 1 0 0 1 0 0 ↑ 1 1 0 0 0 1 0 = 3 \* GB3 \* MERGEFORMAT ③编译及仿真 编译结果： 仿真图见系统实施。 = 4 \* GB3 \* MERGEFORMAT ④生成逻辑图 （2） = 1 \* GB3 \* MERGEFORMAT ①设置输入输出对应关系：A代表主裁判输入，同意为1，不同意为0；B、C代表两个副裁判的输入，同意为1，不同意为0。Y表示输出，通过为1，不通过为0。 = 2 \* GB3 \* MERGEFORMAT ②列出真值