第6并行机系统结构：-对称多处理机Symmetric.pptVIP

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 侦听协议类型 写无效/写更新/写穿/写回(write through) X’ Shared Memory 侦听总线 X’ p1 X’ p2 X’ pn 写穿操作后 写直达(WT),写回(WB)的区别 写直达WT----主存总是与主存中的最新值保持一致; 写回WB------主存的更新要到缓存替换发生时才进行. 三态写回无效（Modified　Shared Invalid）MSI protocol 状态：I：INVALID无效， S：SHARED未被修改过，共享 M：MODIFIED修改过 事务：PrRd，PrWr， BusRd（REQUEST TO READ MEMORY）， BusRdX（REQUEST互斥(MUTUAL EXCLUSION) TO READ AND MODIFY欲修改）， BusWB（UPDATE MEMORY）， Flush（PUT Cache DATA TO BUS） MSI(modify,share,invalid)协议状态转换图 I PrRd/- PrWr/- I I I cache M S PrRd/- BusRd/- PrWr/BusRdX PrWr/BusRdX PrRd/BusRd BusRd/Flush BusRdX/- BusRdX/Flush 当一个处理器读一个无效块时，CACHE控制器通过BusRd得到它，置状态为S；当写一个共享或无效块时，通过BusRdX，置状态为M；如果CACHE控制器发现BusRd且处于M状态，则Flush，置状态为S；如果CACHE控制器发现BusRdX且处于M状态，则Flush，置状态为I，如果处于状态S，置状态为I； MSI(modify,share,invalid)协议状态转换图 I PrRd/- PrWr/- I I I cache M S PrRd/- BusRd/- PrWr/BusRdX PrWr/BusRdX PrRd/BusRd BusRd/Flush BusRdX/- BusRdX/Flush When a processor to read an invalid block, CACHE controller through the BusRd get it, buy status to S; When writing a Shared or invalid block, through the BusRdX, buy status to M; If CACHE controller found BusRd and in M state, then Flush, buy status to S; If CACHE controller found BusRdX and in M state, then Flush, buy status to I, if in the state S, buy status to I; A example for MSI(modify,share,invalid) I PrRd/- PrWr/- M S PrRd/- BusRd/- PrWr/BusRdX PrWr/BusRdX PrRd/BusRd BusRd/Flush BusRdX/- BusRdX/Flush 处理器动作 P1状态 P2状态 P3状态 总线事务 数据提供者 - - - - P1读U S - - BusRd memory P3读U S - S BusRd memory P3写U I - M