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第10章数字系统的FPGA设计 数字系统是指由若干数字电路和逻辑部件构成的能够处理或传送、存储数字信息的设备数字系统通常可以分为三个部分，即系统输入输出接口、数据处理器和控制器。数字系统结构框图如图10-1所示。 10.1.1设计要求 ①数字钟功能：数字钟的时间为24小时一个周期；数字钟须显示时、分、秒； ②校时功能：可以分别对时、分、秒进行单独校时，使期调整到标准时间； ③扩展功能：整点报时系统。设计报整点报时电路，每当数字钟计时59分50秒时开始报时，并发出鸣叫声，到达整点时鸣叫结束，鸣叫频率为100Hz。 10.1.2系统组成方框图 10.1.3 数字钟的层次化设计方案 根据上述功能,可以把多功能数字式电子钟 系统划分为三部分:时钟源(即标准秒钟的 产生电路),时分秒计数器模块、数字钟模 块、校时模块、数字秒表模块、闹钟和整 点报模块。 时分秒计数器模块 时分秒计数器模块由秒个位、十位计数器、分个位、十位计数及时个位、十位计数电路构成。其中：秒个位和秒十位计数器、分个位和分十位计数为六十进制计数器，而根据设计要求时个位和时十位构成的为二十四进制计数器。 六十进制计数器 图10-5为六十进制计数器模块的原理图，由前面的分析知分和秒计数器都是模M=60的计数器，其规律为00?01?…?58?59?00，此底层计数器模块的设计中保留了一个计数使能端CEN、异步清零端Clrn和进位输出端Tc，这三个引脚是为了实现各计数器模块之间进行级联，以便实现校时控制而预留的。 六十进制计数器原理图 六十进制计数器仿真输出波形 时计数器模块的设计 时计数器模块原理图 二十四进制计数器仿真输出波形 模式计数译码器子模块设计 模式计数译码器子模块的原理图 模式计数译码器子模块的仿真输出波形 数字钟校时单元顶层电路模块设计 根据校时单元的功能特性，可利用时钟基准输出的100Hz信号自动校时，在功能设置键Mode按钮的选择下，拨动一个校时开关KEY后（KEY=1时开始校时；KEY=0时停止校时，100Hz信号分别作用于时分秒计数器，使之自动递增，直至增加到希望的值后，再将校时开关KEY拨回初始状态即可。 数字钟校时单元顶层电路模块设计 10.1.4 数字钟的顶层设计和仿真 (1)数字钟的顶层设计输入 (2)仿真设计 本设计中要仿真的对象为数字钟，须设定一个1KHZ的输入时钟信号和一个校时开关K2，模式的设置开关信号K1的波形,为了能够看到合适的仿真结果，所设计的输入信号的频率和实际的1HZ信号的频率是不同的，本设计中假定网格时间(Grid Size)为10ns，总模拟时间(END TIME)为1s。 顶层设计仿真 10.1.5　硬件测试 (1)1KHz接系统的clock0（接1KHz） (2) Alarm接时钟报警SPEAKER， (3)用键8、键5表示模式选择键和调整键，此两键所对应的目标芯片EP1C6的引脚分别是240、237。 10.2乐曲演奏电路FPGA设计 10.2.2 原理描述 10.2.3 乐曲硬件演奏电路的层次化设计方案 10.2.3 乐曲硬件演奏电路的层次化设计方案 其设计流程如下： 10.2.3 乐曲硬件演奏电路的层次化设计方案 10.2.3 乐曲硬件演奏电路的层次化设计方案 10.2.3 乐曲硬件演奏电路的层次化设计方案 10.2.4乐曲演奏电路顶层电路的设计和仿真 10.3 多功能算术逻辑运算单元的EDA设计 10.3 多功能算术逻辑运算单元的EDA设计 10.3 多功能算术逻辑运算单元的EDA设计 多功能算术逻辑运算单元顶层电路原理图 仿真结果 (3)数控分频模块（speaker）设计 结合表10-2，分析式（10-5）可知，低音时，Tone值小，分频比大，进位信号SpkS的周期长，扬声器发出的声音低，Tone随音乐的乐谱而变化，自动控制分频比，从而实现数控分频，发生信号的频率与Tone成正比，这就是利用数控分频器自动演奏音乐的原理。 根据图10-15的乐曲演奏电路示意图，可得图10-17 所示的是顶层电路原理图。 10.3.1设计要求 利用74181设计一个带进位控制的8位算术逻辑运算单元ALU_8，该算术逻辑运算单元具有16个数据通路，实现表10-4所示基本算术运算功能和逻辑运算功能。 10.3.2 原理描述 计算机的一个最主要功能就是处理各种算术和逻辑运算，该功能要由CPU中的运算器来完成。运算器也称算术逻辑运算单元（ALU）。其主要功能包括： ①执行数值数据的算术加减乘除等运算， 执行逻辑数据的与或非等逻辑运算， ②暂时存放参加运算的数据和中间结果， 由多个通用寄存器来承担。 ③运算器通常也是数据传输的通路 。 10.3.2 原理描述