广工数字逻辑实验七.docxVIP

PAGE 1 PAGE __计算机__学院__软件工程__专业__班__组、学号__ 姓名________协作者______________ 教师评定_________________ 实验题目__第七次实验——基于Libero的数字逻辑设计仿真及验证实验__ 熟悉SmartDesign工具的使用 组合逻辑电路综合实验的设计、仿真、程序烧录及验证 时序电路的设计、仿真、程序烧录及验证 实验报告 一、实验目的 1、了解基于Verilog的组合逻辑电路的设计及其验证。 2、熟悉利用EDA工具（特别是SmartDesign）进行设计及仿真的流程。 3、学习利用SmartDesign对全加器进行VerilogHDL设计的方法。 4、熟悉实验箱的使用和程序下载（烧录）及测试的方法。 二、实验环境 1、Libero仿真软件。 2、DIGILOGIC-2011数字逻辑及系统实验箱。 3、Actel Proasic3 A3P030 FPGA核心板及Flash Pro4烧录器。 三、实验内容 1、掌握Libero软件的使用方法。 2、参考教材中5.7.1中相应内容，使用半加器构造全加器，并完成相应的仿真实验。 3、提交相应的仿真结果并完成程序烧录及实验箱验证。 4、编码器扩展实验（利用SmartDesign来完成） 设计一个电路：当按下小于等于9的按键后，显示数码管显示数字，当按下大于9的按